JPH04324645A - 半導体トランジスタ及び半導体トランジスタ用エピタキシャルウエハ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャリア走行層とキャ
リア供給層とがヘテロ接合によって空間的に分離された
エピタキシャルウェハから構成される半導体トランジス
タに関するものである。

【０００２】

【従来の技術】図２に示すように、ＧａＡｓバッファ層
２４上にキャリア走行層としてＧａＡｓ層２３、キャリ
ア供給層としてｎ型ＡｌＧａＡｓ層２２、そしてショッ
トキ電極２１を積んだ構造はＨＥＭＴ（高電子移動度ト
ランジスタ）として広く知られている。これはｎ型不純
物（キャリアの走行に障害となる）を含むキャリア供給
層２２と、不純物を含まないキャリア走行層２３とをヘ
テロ接合によって空間的に切り離すことで、雑音特性、
高周波特性を上げることに成功しているものである。各
層の接合態様はキャリア走行層２３、キャリア供給層２
２ともＧａＡｓバッファ層２４に格子整合している。

【０００３】また、図３に示すように、さらに雑音特性
を向上したものとしてシュードモフィックＨＥＭＴ（Ｐ
ｓｅｕｄｏ　　ｍｏｒｐｈｉｃ　　ＨＥＭＴ）と呼ばれ
るものがある。シュードモフィックについては後述する
。このＨＥＭＴはキャリア走行層にＩｎＧａＡｓ層３３
を使用しており、キャリア濃度を増すことで増幅率を上
げ、雑音を減らしている。しかし、ＡｌＧａＡｓキャリ
ア供給層３２とＧａＡｓバッファ層３４とは格子定数が
同じであるけれども、ＩｎＧａＡｓ層３３とＧａＡｓバ
ッファ層３４とは格子定数が異なり（格子不整合）、Ｉ
ｎＧａＡｓ層３３に内部歪が存在するため、Ｉｎ組成や
ＩｎＧａＡｓ層３３の膜厚に対する制約が多い。

【０００４】この他に、図４に示すように、キャリア走
行層にＩｎＧａＡｓ層４３、キャリア供給層にＩｎＡｌ
Ａｓ層４２を用い、その間に格子整合を図るためのＩｎ
Ｐ層４５を入れたＨＥＭＴがある。Ｉｎ組成０．５２の
ＩｎＡｌＡｓとＩｎ組成０．５３のＩｎＧａＡｓは共に
ＩｎＰと格子定数が等しく、この系はＩｎＰ格子整合の
ＨＥＭＴとして知られている。特性においては、シュー
ドモフィックＨＥＭＴより優れているが、製作プロセス
に未解決の難題が多い。各層の接合状態は、キャリア走
行層４３はＧａＡｓバッファ層４４に格子不整合だが、
供給層４２には格子整合している。

【０００５】このように、現在使用または考案されてい
るものは、キャリア走行層、キャリア供給層ともバッフ
ァ層に格子整合するか、または、キャリア走行層はバッ
ファ層に格子不整合だが、供給層には格子整合するとい
うものであるり、全てキャリア供給層とキャリア走行層
とが格子整合しているものである。

【０００６】ここで、シュードモフィックについての語
句説明を格子整合、格子不整合を含めて行う。格子整合
は、２種類の半導体の格子定数が等しい場合に使用され
、この場合には接合界面に歪は入らない。格子不整合は
、半導体の格子定数が外部から何ら力が働かない場合に
おいて、例えば図５（Ａ）に示すＧａＡｓとＩｎＧａＡ
ｓというように格子定数が異なっている２種類の半導体
の接合に対して使用され、図５（Ｂ）と（Ｃ）との２つ
の接合のケースがある。図５（Ｂ）は成長膜厚が臨界膜
厚より薄いケースで、格子が歪むことによって界面に転
位が生じないきれいな接合が得られる。このように格子
が歪んで界面で格子欠陥が生じないような状態をシュー
ドモフィック状態と呼ぶ。一方、図５（Ｃ）のように臨
界膜厚を越えて厚く成長してしまうと、膜中に転位が入
ってしまい、歪は緩和して元の格子定数（図５（Ａ）に
示した格子定数）に戻ろうとする。こうなると、界面付
近での電気的特性・光学特性は極端に劣化してしまい、
その界面を使うようなデバイスは満足な特性が得られな
いことになる。

【０００７】

【発明が解決しようとする課題】ところで、製作プロセ
スに未解決の難題の多いＩｎＰ格子整合ＨＥＭＴは論外
として、通常のＨＥＭＴよりも性能の良い、図３のシュ
ードモフィックＨＥＭＴ（ｎ型ＡｌＧａＡｓ／ＩｎＧａ
Ａｓ／ＧａＡｓ構造）で、さらに特性を上げようとする
とＩｎ組成を増さねばならない。これは、格子定数を大
きくして電子移動度を上げるためと、ヘテロ界面（ＨＥ
ＭＴで２次元電子ガスができる界面）での伝導帯不連続
（図６参照）を大きくとるためとに必要となるからであ
る。ＡｌＧａＡｓ／ＧａＡｓのＨＥＭＴではこの不連続
は０．３ｅＶ程度であるが、ＡｌＧａＡｓ／ＩｎＧａＡ
ｓではＩｎＧａＡｓのＩｎ組成を上げるほど、この伝導
帯不連続を大きくできるため、２次元電子ガス濃度を上
げられ、増幅率を上げ、雑音を下げることが可能となる
。

【０００８】しかし、Ｉｎ組成を上げると、ＩｎＧａＡ
ｓに内在する歪のため、結晶が壊れ始める膜厚（臨界膜
厚）が薄くなり、例えば、Ｉｎ組成０．５のＩｎＧａＡ
ｓを使用するシュードモフィックＨＥＭＴは、現状では
製作不可能である。また、将来的にはキャリア走行層に
電子移動度の大きなＩｎＡｓを用いたいが、これも同様
な理由から用いることができない。

【０００９】本発明の目的は、接合界面にシュードモフ
ィック等の格子不整合状態を使うことを前提として、こ
れまで隘路となっていたキャリア走行層への制約を解消
することによって、前記した従来技術の欠点を解消し、
高Ｉｎ組成のＩｎＧａＡｓやＩｎＡｓをキャリア走行層
としてエピタキシャル構造にもつことが可能な半導体ト
ランジスタを提供することにある。

【００１０】

【課題を解決するための手段】本発明は、エピタキシー
により、基板上に、キャリアが走行するキャリア走行層
と、キャリア走行層にキャリアを供給するキャリア供給
層とがヘテロ接合によって空間的に分離して形成される
半導体トランジスタに適用される。

【００１１】基板上に適当なバッファ層を成長した後に
、このバッファ層と格子整合するキャリア走行層として
の第１の半導体層が形成される。さらに、この第１の半
導体層を成長した後に、第１の半導体層と格子整合しな
いキャリア供給層としての第２の半導体層が形成される
。即ち、キャリア走行層とキャリア供給層との接合を格
子不整合とすることにより、キャリア走行層の代りにキ
ャリア供給層を歪ませるようにしてある。

【００１２】上記した構成において、第１の半導体層と
第２の半導体層との間に、第２の半導体層と格子整合す
る半導体層が形成されていても、また、第２の半導体層
の上に適当な半導体層が形成されていてもよい。

【００１３】そして、第２の半導体層はｐ型伝導層であ
ってもよいが、高速性を高めるためにはｎ型伝導層で、
第１の半導体層より電子親和力の小さい物質で構成され
ていることが好ましい。

【００１４】また、第２の半導体層は第１の半導体層と
格子定数が異なり、界面で格子を歪ませて格子のずれ（
転位）がないように、第１の半導体層と接合したもの、
即ちシュードモフィック状態で第１の半導体層に歪んだ
状態で接合したものであることが好ましい。

【００１５】また、キャリア走行層にキャリアを閉じ込
めるために、バッファ層は第１の半導体層中の電子に対
してエネルギ障壁となる構造を有することが好ましい。

【００１６】さらに、リーク電流を防止するために、エ
ネルギ障壁となる構造は、その伝導帯の電子エネルギが
第１の半導体の伝導帯の電子エネルギより高い層を１層
以上含むようにすることが好ましい。エネルギ障壁層を
１層以上としたのは、これを素子製作プロセスのドライ
エッチングストッパ層として用いたり、あるいは　　Ｈ
ＥＭＴの電子走行層の結晶性を上げるために多重量子井
戸構造とすることが多く、これらの場合２層以上となる
からである。

【００１７】本発明で使用する基板は、ＧａＡｓ、Ｉｎ
Ａｓ、ＩｎＰ、Ｓｉ、Ｇｅ等エピタキシャル成長可能な
ものであればいずれでも良い。

【００１８】また、基板上に形成するバッファ層は、そ
の最上層（第１の半導体層と接する部分が）が第１の半
導体層と格子整合するものであればよい。

【００１９】第１の半導体層はＩｎＧａＡｓ、ＩｎＡｓ
、ＩｎＰ、ＩｎＡｌＡｓ、ＩｎＳｂ、ＩｎＧａＳｂ、Ｇ
ａＳｂ、またはＧａＳｂ、ＩｎＳｂとＧａＡｓ、ＩｎＡ
ｓ、ＩｎＰとの混晶など、種に格子定数の大きなＩｎを
含む任意の半導体でよい。なお、上述した基板と第１の
半導体層との組合せは任意である。

【００２０】また、第２の半導体層は、第１の半導体層
にキャリアを供給できるバンド構造をもつもの（バンド
ギャップが大きいなど）で、第１の半導体層と格子整合
しないもので、その格子不整合としてはシュードモフィ
ック状態を使うことが好ましい、第１の半導体に対して
シュードモフィック状態である（歪を内在している）必
要は必ずしもなく、歪が緩和していてもよい。

【００２１】

【作用】本発明によれば、キャリア走行層の代りにキャ
リア供給層が歪むため、キャリア走行層への制約がとれ
る。

【００２２】キャリア走行層とバッファ層との間を格子
整合させると、キャリア走行層が基板と一体的に変形す
るようになる。そのため、例えばキャリア走行層にＩｎ
組成の化合物半導体を使う場合に、デバイス特性向上の
ためにＩｎ組成を上げても、臨界膜厚が厚くなるため、
結晶が壊れることがなくなる。

【００２３】その代わり、キャリア走行層とキャリア供
給層との間が格子不整合となっているので、キャリア供
給層に基板の変形による応力歪が与えられるが、このキ
ャリア供給層はキャリア走行層と違って、もともと制約
がそれ程ないので、余り問題とはならない。なお、格子
不整合といっても特にシュードモフィック状態を使用し
た場合には、この歪の特性への影響を無視できる程度に
すますことが可能である。

【００２４】ＨＥＭＴを構成する上で避けられない図５
（Ｃ）の格子不整合状態は、その界面がデバイス特性に
ほとんど影響しないという理由から、基板とバッファ層
との間に形成する。このためバッファ層では格子不整合
に伴う膜質の悪化が避けられないが、この点は成長条件
を最適化するとともに、膜厚を厚くすることによって解
決できる。

【００２５】なお、キャリア走行層よりも伝導帯のポテ
ンシャルエネルギの大きな半導体を電流の障壁層として
用いると、ゲート電圧を加えたときに障壁層に回り込む
リーク電流が有効に防止される。

【００２６】本発明では、特にキャリア走行層にＩｎＧ
ａＡｓやＩｎＡｓを用いた場合には、さらに移動度や増
幅率が上がり、雑音が小さくなるので半導体トランジス
タ特性をより向上することが可能となる。

【００２７】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。本実施例で製作した半導体トランジスタ用エピタキ
シャルウェハの断面構造を図１に示す。

【００２８】基板１７には半絶縁性ＧａＡｓを使用した
。原子レベルで微細な成長制御が可能なＭＯＶＰＥ（有
機金属気相エピタキシー）法により、この半絶縁性Ｇａ
Ａｓ基板１７上に成長温度４５０℃以下で、Ｉｎ０．８
　Ｇａ０．２　Ａｓ層１６をバッファ層として５μｍ成
長する。その後、成長温度を５５０℃以上とし、バッフ
ァ層ないし障壁層としてｐ型Ａｌ０．３　Ａｌ０．２　
Ａｓ層１５を０．３μｍ成長する。ここで、バッファ層
１５の成長前に、Ｉｎ０．８　Ｇａ０．２　Ａｓ層１６
を成長させた理由は次の通りである。Ｉｎ０．８　Ｇａ
０．２　ＡｓはＧａＡｓと格子不整合であるため、一般
的には表面状態が悪く、その上に何を成長しても良い特
性の膜を作ることはできない。しかし成長条件の最適化
により表面状態だけは改善でき、鏡面とすることができ
る。その状態であれば、その上に良好なＨＥＭＴを作る
ことが可能となる。また、Ｉｎ０．８　Ｇａ０．２　Ａ
ｓはアンドープでｎ型となるためトランジスタがピンチ
オフしなくなってしまう。そこで、Ｉｎ０．８　Ａｌ０
．２　Ａｓという高抵抗ｐ型とすることの容易な層１５
をＩｎ０．８　Ｇａ０．２　Ａｓ層１６の上に形成して
バッファ層１５として使用しているのである。

【００２９】このようにバッファ層としてｐ型Ａｌ０．
３　Ａｌ０．２　Ａｓ層１５を０．３μｍ成長させた後
、キャリア走行層としてＩｎ０．８　Ｇａ０．２　Ａ層
１４を１０ｎｍ、スペーサ層としてアンドープＡｌ０．
３　Ｇａ０．７　Ａｓ層１３を２ｎｍ、キャリア供給層
としてｎ型Ａｌ０．３　Ｇａ０．７　Ａｓ層１２をドー
ピング濃度３×１０１８ｃｍ−３で４０ｎｍ成長した。 そして、最後にオーミックコンタクト層としてｎ型Ｇａ
Ａｓ層１１をドーピング濃度３×１０１８ｃｍ−３で１
００ｎｍ成長して半導体トランジスタ用ピタキシャルウ
ェハを得た。なお、キャリア供給層１２とキャリア走行
層１４との間に設けたスペーサ層１３はキャリア供給層
１２からのクーロン散乱を抑え、電子移動度を向上する
ため必要に応じて挿入するものであり、ＨＥＭＴとして
の動作上必須のものではない。

【００３０】このエピタキシャルウェハを評価するため
、その表面のｎ型ＧａＡｓ層１１をドライエッチングに
て除去したものをホール測定法により室温で測ったとこ
ろ、シートキャリア濃度で４．５×１０１２ｃｍ−２、
電子移動度で１１，０００ｃｍ２　／Ｖ・ｓとこれまで
にない特性を実現できた。

【００３１】このように本実施例によれば、キャリア供
給層を、ＩｎＧａＡｓからなるキャリア走行層に対して
バンドギャップの大きなＡｌＧａＡｓで構成したので、
キャリア走行層に十分なキャリアを供給できる。また、
キャリア走行層にキャリア供給層と格子整合しないＩｎ
ＧａＡｓを使用して、キャリア走行層ではなく、キャリ
ア供給層側を歪ませるようにしたので、キャリア走行層
のＩｎ組成やＩｎＧａＡｓ層の膜厚に対する制約が無く
なる。従って、特性を上げようとしてＩｎ組成を上げて
も、結晶が壊れることもなく、例えば、Ｉｎ組成０．５
のＩｎＧａＡｓを使用するシュードモフィックＨＥＭＴ
を製作することも、キャリア走行層に電子移動度の大き
なＩｎＡｓを用いることも可能となる。

【００３２】

【発明の効果】本発明によれば、キャリア走行層の代り
にキャリア供給層を歪ませることによりキャリア走行層
への制約を解消するようにしたので、Ｉｎ組成ＩｎＧａ
ＡｓやＩｎＡｓをキャリア走行層として使用可能なトラ
ンジスタ用エピタキシャル構造をもつ特性の良好な半導
体トランジスタを得ることができる。

【図面の簡単な説明】

【図１】本発明による半導体トランジスタ用エピタキシ
ャルウェハ構造の一実施例を示す断面図。

【図２】ＨＥＭＴの基本構造例を示す断面図。

【図３】シュードモフィックＨＥＭＴの従来の構造例を
示す断面図

【図４】ＩｎＰ格子整合ＨＥＭＴの従来の構造例を示す
断面図。

【図５】格子不整合の説明図。

【図６】ＨＥＭＴのバンド図。

【符号の説明】

１１　　ｎ型ＧａＡｓオーミックコンタクト層、１２　
　ｎ型Ａｌ０．３　Ｇａ０．７　Ａｓキャリア供給層１
３　　アンドープＡｌ０．３　Ｇａ０．７　Ａｓ層１４
　　アンドープＩｎ０．８　Ｇａ０．２　Ａｓキャリア
走行層１５　　ｐ型Ｉｎ０．８　Ａｌ０．２　Ａｓバッ
ファ層（障壁層）１６　　Ｉｎ０．８　Ｇａ０．２　Ａ
ｓバッファ層１７　　半絶縁性ＧａＡｓ基板

Claims (5)

【特許請求の範囲】
1. 【請求項１】基板上に、キャリアが走行するキャリア走
   行層とキャリア走行層にキャリアを供給するキャリア供
   給層とがヘテロ接合によって空間的に分離して形成され
   る半導体トランジスタにおいて、基板上に形成したバッ
   ファ層の上に該バッファ層と格子整合するキャリア走行
   層としての第１の半導体層を設け、この第１の半導体層
   の上に該第１の半導体層と格子整合しないキャリア供給
   層としての第２の半導体層を設けたことを特徴とする半
   導体トランジスタ。
2. 【請求項２】請求項１に記載の半導体トランジスタにお
   いて、第２の半導体層はｎ型伝導層であり、第１の半導
   体層より電子親和力の小さい物質で構成されていること
   を特徴とする半導体トランジスタ。
3. 【請求項３】請求項１または請求項２に記載の半導体ト
   ランジスタにおいて、第２の半導体層は第１の半導体層
   と格子定数が異なり、シュードモフィック状態で第１の
   半導体層に接合したものであることを特徴とする半導体
   トランジスタ。
4. 【請求項４】請求項１ないし３のいずれかに記載の半導
   体トランジスタにおいて、バッファ層は第１の半導体層
   中の電子に対してエネルギ障壁となる構造を有すること
   を特徴とする半導体トランジスタ。
5. 【請求項５】請求項４に記載の半導体トランジスタにお
   いて、エネルギ障壁となる構造は、その伝導帯の電子エ
   ネルギが第１の半導体の伝導帯の電子エネルギより高い
   層を１層以上含むものであることを特徴とする半導体ト
   ランジスタ。