JP2917719B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Description
【０００１】
【産業上の利用分野】本発明は化合物半導体を用いた電
界効果トランジスタに関し、特に半導体ヘテロ接合を有
する電界効果トランジスタに関するものである。
界効果トランジスタに関し、特に半導体ヘテロ接合を有
する電界効果トランジスタに関するものである。
【０００２】
【従来の技術】ＩｎＰ基板と格子整合するＩｎ0.53Ｇａ
0.47Ａｓは電子の移動度および飽和速度がＧａＡｓより
も大きく、１ＧＨｚ以上の高周波ＦＥＴに適した半導体
材料として、Ｉｎ0.53Ｇａ0.47Ａｓを電流チャネルとす
るＦＥＴの試作が進められている。
0.47Ａｓは電子の移動度および飽和速度がＧａＡｓより
も大きく、１ＧＨｚ以上の高周波ＦＥＴに適した半導体
材料として、Ｉｎ0.53Ｇａ0.47Ａｓを電流チャネルとす
るＦＥＴの試作が進められている。
【０００３】例えばアンドープＩｎ0.53Ｇａ0.47Ａｓと
格子整合（格子定数が一致）して、電子親和力が小さい
Ｎ型Ｉｎ0.52Ａｌ0.48Ａｓとをヘテロ接合させると、ア
ンドープＩｎ0.53Ｇａ0.47Ａｓのヘテロ接合界面に移動
度の高い二次元電子ガスと称する電子の蓄積層が形成さ
れる。この二次元電子ガスを電流チャネルとするＦＥＴ
において、遮断周波数ｆT ＝２５０ＧＨｚが得られてい
る。これは他のどの材料系よりも優れたものである。
格子整合（格子定数が一致）して、電子親和力が小さい
Ｎ型Ｉｎ0.52Ａｌ0.48Ａｓとをヘテロ接合させると、ア
ンドープＩｎ0.53Ｇａ0.47Ａｓのヘテロ接合界面に移動
度の高い二次元電子ガスと称する電子の蓄積層が形成さ
れる。この二次元電子ガスを電流チャネルとするＦＥＴ
において、遮断周波数ｆT ＝２５０ＧＨｚが得られてい
る。これは他のどの材料系よりも優れたものである。
【０００４】ＩｎX Ｇａ1-X ＡｓのＩｎ組成比を高める
と、電子移動度および飽和速度が増加し、二次元電子ガ
スの電子濃度が増加することが実証されている。そこで
Ｉｎ0.53Ｇａ0.47Ａｓ電流チャネル層のＩｎ組成比を高
くして、さらにｆT を向上させる試みがなされている。
と、電子移動度および飽和速度が増加し、二次元電子ガ
スの電子濃度が増加することが実証されている。そこで
Ｉｎ0.53Ｇａ0.47Ａｓ電流チャネル層のＩｎ組成比を高
くして、さらにｆT を向上させる試みがなされている。
【０００５】つぎに従来のＦＥＴについて図２を参照し
て説明する。これはＧ．Ｉ．ＮｇらがＩＥＥＥ Ｔｒａ
ｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅｓ，ｖｏｌ．３６，ｎｏ．１０，ｐｐ．２２４９
〜２２５９，１９８９で報告したものと同様である。
て説明する。これはＧ．Ｉ．ＮｇらがＩＥＥＥ Ｔｒａ
ｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅｓ，ｖｏｌ．３６，ｎｏ．１０，ｐｐ．２２４９
〜２２５９，１９８９で報告したものと同様である。
【０００６】半絶縁性ＩｎＰ基板１に格子整合するアン
ドープＩｎ0.52Ａｌ0.48Ａｓバッファ層２ａ、格子定数
が大きいアンドープＩｎx Ｇａ1-X Ａｓ（０．５３＜Ｘ
＜１）電流チャネル層３、ＩｎＰ基板１と格子整合する
ＳｉドープＮ型Ｉｎ0.52Ａｌ0.48Ａｓ電子供給層４ａお
よびＳｉドープＮ型Ｉｎ0.53Ｇａ0.47Ａｓコンタクト層
５ａが成長されている。
ドープＩｎ0.52Ａｌ0.48Ａｓバッファ層２ａ、格子定数
が大きいアンドープＩｎx Ｇａ1-X Ａｓ（０．５３＜Ｘ
＜１）電流チャネル層３、ＩｎＰ基板１と格子整合する
ＳｉドープＮ型Ｉｎ0.52Ａｌ0.48Ａｓ電子供給層４ａお
よびＳｉドープＮ型Ｉｎ0.53Ｇａ0.47Ａｓコンタクト層
５ａが成長されている。
【０００７】電子がＮ型Ｉｎ0.52Ａｌ0.48Ａｓ電子供給
層４ａからアンドープＩｎx Ｇａ1-X Ａｓ電流チャネル
層３に移動して二次元電子ガスが形成される。ゲート電
極７によってソース電極８とドレイン電極９との間の二
次元電子ガスの電子濃度を変調して、ソース電極８とド
レイン電極９との間に流れる電流を制御する。
層４ａからアンドープＩｎx Ｇａ1-X Ａｓ電流チャネル
層３に移動して二次元電子ガスが形成される。ゲート電
極７によってソース電極８とドレイン電極９との間の二
次元電子ガスの電子濃度を変調して、ソース電極８とド
レイン電極９との間に流れる電流を制御する。
【０００８】
【発明が解決しようとする課題】従来のＦＥＴではｆT
を向上させようとしてアンドープＩｎx Ｇａ1-X Ａｓ電
流チャネル層の組成比が０．７を越えると、Ｉｎx Ｇａ
1-X Ａｓ電流チャネル層とアンドープＩｎ0.52Ａｌ0.48
Ａｓバッファ層との間の格子定数の差が大きくなって、
結晶中の格子間歪が増大する。Ｉｎx Ｇａ1-X Ａｓ電流
チャネル層に転移欠陥が発生して、ＦＥＴの性能が劣化
する。
を向上させようとしてアンドープＩｎx Ｇａ1-X Ａｓ電
流チャネル層の組成比が０．７を越えると、Ｉｎx Ｇａ
1-X Ａｓ電流チャネル層とアンドープＩｎ0.52Ａｌ0.48
Ａｓバッファ層との間の格子定数の差が大きくなって、
結晶中の格子間歪が増大する。Ｉｎx Ｇａ1-X Ａｓ電流
チャネル層に転移欠陥が発生して、ＦＥＴの性能が劣化
する。
【０００９】
【課題を解決するための手段】本発明の電界効果トラン
ジスタは、半導体基板の一主面上にＩｎＡｓ層とＡｌＡ
ｓ層とを交互に積層した超格子バッファ層およびＩｎＧ
ａＡｓ層からなる電流チャネル層が形成され、前記超格
子バッファ層が前記半導体基板との接合面で格子整合
し、かつ前記電流チャネル層との接合面でも格子整合す
るものである。
ジスタは、半導体基板の一主面上にＩｎＡｓ層とＡｌＡ
ｓ層とを交互に積層した超格子バッファ層およびＩｎＧ
ａＡｓ層からなる電流チャネル層が形成され、前記超格
子バッファ層が前記半導体基板との接合面で格子整合
し、かつ前記電流チャネル層との接合面でも格子整合す
るものである。
【００１０】
【作用】ＭＢＥ（分子線エピタキシアル）法によって、
結晶転移欠陥が発生しない膜厚で格子定数の異なる２種
類の化合物半導体層を交互に積層成長した超格子層が形
成されている。
結晶転移欠陥が発生しない膜厚で格子定数の異なる２種
類の化合物半導体層を交互に積層成長した超格子層が形
成されている。
【００１１】この各層の厚さを５ｎｍ以下に制限するこ
とにより、格子定数の差が７％もあるＩｎＡｓとＡｌＡ
ｓとを交互に数１００ｎｍ以上積層させることができ
る。またＩｎＰと格子整合するＩｎ0.52Ａｌ0.47Ａｓに
相当するＩｎＡｓ／ＡｌＡｓ超格子層を形成することが
できる。
とにより、格子定数の差が７％もあるＩｎＡｓとＡｌＡ
ｓとを交互に数１００ｎｍ以上積層させることができ
る。またＩｎＰと格子整合するＩｎ0.52Ａｌ0.47Ａｓに
相当するＩｎＡｓ／ＡｌＡｓ超格子層を形成することが
できる。
【００１２】ＩｎＡｓ層の厚さｔ1 とＡｌＡｓ層の厚さ
ｔ2 との比ｔ1 ／ｔ2 を０．５２／０．４８≒１．０８
とすれば、ＩｎＡｓ層とＡｌＡｓ層とを交互に積層した
超格子層はＩｎ0.52Ａｌ0.48Ａｓ層と同じ格子定数と見
なすことができ、ＩｎＰ基板と格子整合する。
ｔ2 との比ｔ1 ／ｔ2 を０．５２／０．４８≒１．０８
とすれば、ＩｎＡｓ層とＡｌＡｓ層とを交互に積層した
超格子層はＩｎ0.52Ａｌ0.48Ａｓ層と同じ格子定数と見
なすことができ、ＩｎＰ基板と格子整合する。
【００１３】さらにこの超格子層のｔ1 ／ｔ2 を徐々に
増加させて、その上のＩｎx Ｇａ1-X Ａｓ電流チャネル
層（０．７＜Ｘ＜１）と格子定数を一致させるようにす
る。
増加させて、その上のＩｎx Ｇａ1-X Ａｓ電流チャネル
層（０．７＜Ｘ＜１）と格子定数を一致させるようにす
る。
【００１４】
【実施例】本発明の第１の実施例について図１（ａ）お
よび（ｂ）を参照して説明する。
よび（ｂ）を参照して説明する。
【００１５】Ｆｅをドープした面方位（１００）の半絶
縁性ＩｎＰ基板１上にＭＢＥ法によりアンドープＩｎＡ
ｓ層１０とアンドープＡｌＡｓ層１１とを交互に積層し
たＡｌＡｓ／ＩｎＡｓ超格子バッファ層２、アンドープ
ＩｎX Ｇａ1-X Ａｓ電流チャネル層３、ＳｉドープＮ型
ＩｎY Ａｌ1-Y Ａｓ電子供給層４およびＳｉドープＮ型
ＩｎX Ｇａ1-X Ａｓコンタクト層５が順次エピタキシア
ル成長されている。
縁性ＩｎＰ基板１上にＭＢＥ法によりアンドープＩｎＡ
ｓ層１０とアンドープＡｌＡｓ層１１とを交互に積層し
たＡｌＡｓ／ＩｎＡｓ超格子バッファ層２、アンドープ
ＩｎX Ｇａ1-X Ａｓ電流チャネル層３、ＳｉドープＮ型
ＩｎY Ａｌ1-Y Ａｓ電子供給層４およびＳｉドープＮ型
ＩｎX Ｇａ1-X Ａｓコンタクト層５が順次エピタキシア
ル成長されている。
【００１６】アンドープＩｎX Ｇａ1-X Ａｓ電流チャネ
ル層３のＩｎ組成比Ｘは０．８、厚さは１５ｎｍとし
た。Ｎ型ＩｎY Ａｌ1-Y Ａｓ電子供給層４のＩｎ組成比
Ｙは、ＩｎX Ｇａ1-X Ａｓ電流チャネル層３とほぼ同一
の格子定数となるようにＹ＝０．８とし、Ｓｉのドーピ
ング濃度を２×１０18ｃｍ-3とし、厚さを４０ｎｍとし
た。Ｎ型ＩｎX Ｇａ1-X Ａｓコンタクト層５もＩｎX Ｇ
ａ1-X Ａｓ電流チャネル層３と格子定数を一致させるよ
うにＹ＝０．８とし、Ｓｉのドーピング濃度を１×１０
19ｃｍ-3とし、厚さを５０ｎｍとした。
ル層３のＩｎ組成比Ｘは０．８、厚さは１５ｎｍとし
た。Ｎ型ＩｎY Ａｌ1-Y Ａｓ電子供給層４のＩｎ組成比
Ｙは、ＩｎX Ｇａ1-X Ａｓ電流チャネル層３とほぼ同一
の格子定数となるようにＹ＝０．８とし、Ｓｉのドーピ
ング濃度を２×１０18ｃｍ-3とし、厚さを４０ｎｍとし
た。Ｎ型ＩｎX Ｇａ1-X Ａｓコンタクト層５もＩｎX Ｇ
ａ1-X Ａｓ電流チャネル層３と格子定数を一致させるよ
うにＹ＝０．８とし、Ｓｉのドーピング濃度を１×１０
19ｃｍ-3とし、厚さを５０ｎｍとした。
【００１７】つぎにＩｎＡｓ／ＡｌＡｓ超格子層２につ
いて、図１（ｂ）を参照して詳しく説明する。
いて、図１（ｂ）を参照して詳しく説明する。
【００１８】半絶縁性ＩｎＰ基板１界面ではＩｎＡｓ層
１０の厚さｔ1 とＡｌＡｓ層の厚さｔ2 との比ｔ1 ／ｔ
2 が０．５２／０．４８に近く、ＩｎＰと格子定数がほ
ぼ一致するｔ1 ＝ｔ2 ＝５ｎｍとした。ＩｎＡｓ／Ａｌ
Ａｓ超格子層２の上層になるにつれてｔ1 ＋ｔ2 ＝１０
ｎｍを維持しながらｔ1 ／ｔ2 を徐々に大きくして、ア
ンドープＩｎX Ｇａ1-X Ａｓ電流チャネル層３（Ｘ＝
０．８）の界面において格子定数を合わせるようにｔ1
＝８ｎｍ、ｔ2 ＝２ｎｍとして、ＩｎＡｓ／ＡｌＡｓ超
格子層２の全体の厚さを５００ｎｍとした。
１０の厚さｔ1 とＡｌＡｓ層の厚さｔ2 との比ｔ1 ／ｔ
2 が０．５２／０．４８に近く、ＩｎＰと格子定数がほ
ぼ一致するｔ1 ＝ｔ2 ＝５ｎｍとした。ＩｎＡｓ／Ａｌ
Ａｓ超格子層２の上層になるにつれてｔ1 ＋ｔ2 ＝１０
ｎｍを維持しながらｔ1 ／ｔ2 を徐々に大きくして、ア
ンドープＩｎX Ｇａ1-X Ａｓ電流チャネル層３（Ｘ＝
０．８）の界面において格子定数を合わせるようにｔ1
＝８ｎｍ、ｔ2 ＝２ｎｍとして、ＩｎＡｓ／ＡｌＡｓ超
格子層２の全体の厚さを５００ｎｍとした。
【００１９】Ｎ型ＩｎX Ｇａ1-X Ａｓコンタクト層５に
オーミック接触するＡｕ−Ｇｅ／Ｎｉ（金−ゲルマニウ
ム−ニッケル）からなるソース電極８およびドレイン電
極９が形成されている。Ｎ型ＩｎX Ｇａ1-X Ａｓコンタ
クト層５がエッチングされて形成されたリセス領域のＮ
型ＩｎY Ａｌ1-Y Ａｓ電子供給層４にショットキ接合す
るＡｌ（アルミニウム）からなるゲート電極７が形成さ
れている。
オーミック接触するＡｕ−Ｇｅ／Ｎｉ（金−ゲルマニウ
ム−ニッケル）からなるソース電極８およびドレイン電
極９が形成されている。Ｎ型ＩｎX Ｇａ1-X Ａｓコンタ
クト層５がエッチングされて形成されたリセス領域のＮ
型ＩｎY Ａｌ1-Y Ａｓ電子供給層４にショットキ接合す
るＡｌ（アルミニウム）からなるゲート電極７が形成さ
れている。
【００２０】ゲート電極７に印加される電圧によってソ
ース電極８とドレイン電極９との間のアンドープＩｎX
Ｇａ1-X Ａｓ電流チャネル層３に流れる電流が制御され
る。
ース電極８とドレイン電極９との間のアンドープＩｎX
Ｇａ1-X Ａｓ電流チャネル層３に流れる電流が制御され
る。
【００２１】アンドープＩｎX Ｇａ1-X Ａｓ電流チャネ
ル層３のＩｎ組成比Ｘを０．８にすると、従来のＦＥＴ
ではＩｎ0.52Ａｌ0.48Ａｓバッファ層およびＩｎＰ基板
との格子定数の違いが大きくなり、格子間歪による転移
欠陥が生じて性能劣化を生じる。一方、本実施例ではＩ
ｎＡｓ／ＡｌＡｓ超格子層２が、ＩｎX Ｇａ1-X Ａｓ電
流チャネル層３との界面および半絶縁性ＩｎＰ基板１と
の界面のいずれでもほぼ格子整合している。
ル層３のＩｎ組成比Ｘを０．８にすると、従来のＦＥＴ
ではＩｎ0.52Ａｌ0.48Ａｓバッファ層およびＩｎＰ基板
との格子定数の違いが大きくなり、格子間歪による転移
欠陥が生じて性能劣化を生じる。一方、本実施例ではＩ
ｎＡｓ／ＡｌＡｓ超格子層２が、ＩｎX Ｇａ1-X Ａｓ電
流チャネル層３との界面および半絶縁性ＩｎＰ基板１と
の界面のいずれでもほぼ格子整合している。
【００２２】半絶縁性ＩｎＰ基板１とＩｎX Ｇａ1-X Ａ
ｓ電流チャネル層３との格子定数の違いによって生じる
格子間の歪はＩｎＡｓ／ＡｌＡｓ超格子層２超格子で緩
和されて結晶中に転移欠陥は発生しない。したがって本
実施例のＦＥＴではＩｎX Ｇａ1-X Ａｓ電流チャネル層
のＩｎ組成比ＸをＩｎＰと格子整合する０．５３から
０．８に増加させた分だけ電子移動度、飽和速度の増加
および二次元電子ガスの電子濃度が増加する。Ｉｎ組成
比Ｘを０．８に増加させたとき従来のＦＥＴに生じてい
た性能劣化の問題を解消することができた。
ｓ電流チャネル層３との格子定数の違いによって生じる
格子間の歪はＩｎＡｓ／ＡｌＡｓ超格子層２超格子で緩
和されて結晶中に転移欠陥は発生しない。したがって本
実施例のＦＥＴではＩｎX Ｇａ1-X Ａｓ電流チャネル層
のＩｎ組成比ＸをＩｎＰと格子整合する０．５３から
０．８に増加させた分だけ電子移動度、飽和速度の増加
および二次元電子ガスの電子濃度が増加する。Ｉｎ組成
比Ｘを０．８に増加させたとき従来のＦＥＴに生じてい
た性能劣化の問題を解消することができた。
【００２３】つぎに本発明の第２の実施例について説明
する。
する。
【００２４】第１の実施例では半絶縁性ＩｎＰ基板を用
いたが、本実施例ではＩｎＰ基板の代りにＣｒをドープ
した半絶縁性ＧａＡｓ基板を用いた。
いたが、本実施例ではＩｎＰ基板の代りにＣｒをドープ
した半絶縁性ＧａＡｓ基板を用いた。
【００２５】ＧａＡｓはＡｌＡｓと格子定数がほぼ一致
するので、ＩｎＡｓ／ＡｌＡｓ超格子の膜厚比を変える
必要がある。半絶縁性ＧａＡｓ基板側では、ＩｎＡｓ層
の厚さｔ1 とＡｌＡｓ層の厚さｔ2 との比ｔ1 ／ｔ2 ＝
０すなわちｔ1 ＝０、ｔ2 ＝１０ｎｍとして、ｔ1 ＋ｔ
2 ＝１０ｎｍを維持しながら上層になるにつれて徐々に
ｔ1 ／ｔ2 を大きくして、ＩｎX Ｇａ1-X Ａｓ電流チャ
ネル層（Ｘ＝０．８）側でｔ1 ／ｔ2 ＝０．８／０．２
になるようにｔ1 ＝８ｎｍ、ｔ2 ＝２ｎｍとする。
するので、ＩｎＡｓ／ＡｌＡｓ超格子の膜厚比を変える
必要がある。半絶縁性ＧａＡｓ基板側では、ＩｎＡｓ層
の厚さｔ1 とＡｌＡｓ層の厚さｔ2 との比ｔ1 ／ｔ2 ＝
０すなわちｔ1 ＝０、ｔ2 ＝１０ｎｍとして、ｔ1 ＋ｔ
2 ＝１０ｎｍを維持しながら上層になるにつれて徐々に
ｔ1 ／ｔ2 を大きくして、ＩｎX Ｇａ1-X Ａｓ電流チャ
ネル層（Ｘ＝０．８）側でｔ1 ／ｔ2 ＝０．８／０．２
になるようにｔ1 ＝８ｎｍ、ｔ2 ＝２ｎｍとする。
【００２６】本実施例では第１の実施例に比べて半導体
基板とＩｎX Ｇａ1-X Ａｓ電流チャネル層との間の格子
定数の差が大きいので、格子間歪を緩和するためＩｎＡ
ｓ／ＡｌＡｓ超格子層の厚さを第１の実施例の倍の１０
００ｎｍとした。
基板とＩｎX Ｇａ1-X Ａｓ電流チャネル層との間の格子
定数の差が大きいので、格子間歪を緩和するためＩｎＡ
ｓ／ＡｌＡｓ超格子層の厚さを第１の実施例の倍の１０
００ｎｍとした。
【００２７】そのほかは第１の実施例と同様にして、第
１の実施例と同様の性能を得ることができた。結晶転移
欠陥に起因する性能劣化は認められなかった。
１の実施例と同様の性能を得ることができた。結晶転移
欠陥に起因する性能劣化は認められなかった。
【００２８】ＩｎＰ基板よりも安価で、機械的強度や取
り扱い易さの優れたＧａＡｓ基板を用いることができる
という利点もある。
り扱い易さの優れたＧａＡｓ基板を用いることができる
という利点もある。
【００２９】
【発明の効果】半導体基板上にＩｎＡｓ層とＡｌＡｓ層
とを交互に積層したＩｎＡｓ／ＡｌＡｓ超格子層および
ＩｎX Ｇａ1-X Ａｓ電流チャネル層が形成され、超格子
層が半導体基板側および電流チャネル層側で格子整合す
るように、ＩｎＡｓ層の厚さｔ1 とＡｌＡｓ層の厚さｔ
2 との比ｔ1 ／ｔ2 を徐々に大きくした。
とを交互に積層したＩｎＡｓ／ＡｌＡｓ超格子層および
ＩｎX Ｇａ1-X Ａｓ電流チャネル層が形成され、超格子
層が半導体基板側および電流チャネル層側で格子整合す
るように、ＩｎＡｓ層の厚さｔ1 とＡｌＡｓ層の厚さｔ
2 との比ｔ1 ／ｔ2 を徐々に大きくした。
【００３０】この超格子層によって半導体基板とＩｎX
Ｇａ1-X Ａｓ電流チャネル層との格子定数の差で生じる
格子間歪が緩和され、ＩｎX Ｇａ1-X Ａｓ電流チャネル
層中における転移欠陥の発生が抑制されて、ＦＥＴの性
能劣化の問題を解消することができた。
Ｇａ1-X Ａｓ電流チャネル層との格子定数の差で生じる
格子間歪が緩和され、ＩｎX Ｇａ1-X Ａｓ電流チャネル
層中における転移欠陥の発生が抑制されて、ＦＥＴの性
能劣化の問題を解消することができた。
【図１】（ａ）は本発明の第１の実施例を示す断面図で
ある。（ｂ）はＩｎＡｓ／ＡｌＡｓ超格子層を示す拡大
断面図である。
ある。（ｂ）はＩｎＡｓ／ＡｌＡｓ超格子層を示す拡大
断面図である。
【図２】従来のＦＥＴを示す断面図である。
１ 半絶縁性ＩｎＰ基板 ２ ＩｎＡｓ／ＡｌＡｓ超格子バッファ層 ２ａ Ｉｎ0.52Ａｌ0.48Ａｓバッファ層 ３ ＩｎX Ｇａ1-X Ａｓ電流チャネル層 ４ ＩｎY Ａｌ1-Y Ａｓ電子供給層 ４ａ Ｉｎ0.53Ａｌ0.48Ａｓ電子供給層 ５ ＩｎX Ｇａ1-X Ａｓコンタクト層 ５ａ Ｉｎ0.53Ｇａ0.47Ａｓコンタクト層 ６ リセス ７ ゲート電極 ８ ソース電極 ９ ドレイン電極 １０ ＩｎＡｓ層 １１ ＡｌＡｓ層
Claims (1)
- 【請求項１】 半導体基板の一主面上にＩｎＡｓ層とＡ
ｌＡｓ層とを交互に積層した超格子バッファ層およびＩ
ｎＧａＡｓ層からなる電流チャネル層が形成され、前記
超格子バッファ層が前記半導体基板との接合面で格子整
合し、かつ前記電流チャネル層との接合面でも格子整合
することを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31701492A JP2917719B2 (ja) | 1992-11-26 | 1992-11-26 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31701492A JP2917719B2 (ja) | 1992-11-26 | 1992-11-26 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163601A JPH06163601A (ja) | 1994-06-10 |
| JP2917719B2 true JP2917719B2 (ja) | 1999-07-12 |
Family
ID=18083456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31701492A Expired - Fee Related JP2917719B2 (ja) | 1992-11-26 | 1992-11-26 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2917719B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3616745B2 (ja) * | 1994-07-25 | 2005-02-02 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| JP3141838B2 (ja) | 1998-03-12 | 2001-03-07 | 日本電気株式会社 | 電界効果トランジスタ |
-
1992
- 1992-11-26 JP JP31701492A patent/JP2917719B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06163601A (ja) | 1994-06-10 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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