JP2519212B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JP2519212B2 JP2519212B2 JP61180092A JP18009286A JP2519212B2 JP 2519212 B2 JP2519212 B2 JP 2519212B2 JP 61180092 A JP61180092 A JP 61180092A JP 18009286 A JP18009286 A JP 18009286A JP 2519212 B2 JP2519212 B2 JP 2519212B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体素子に関し、特にヘテロ接合を有した
化合物半導体の電界効果トランジスタ（以下FETとい
う）に関するものである。
化合物半導体の電界効果トランジスタ（以下FETとい
う）に関するものである。
（従来の技術） この種のヘテロ接合を有するFETは文献ソリッドステ
イトデバイス・アンド・マテリアルズ（Extended Abstr
acts of the 16 th((1984 International))Conference
on Solid State Devices and Materials），神戸,1984,
p.p.355-358に記載されている。一般にAlGaAs/GaAsヘテ
ロ接合を有するFETは、半絶縁性GaAs基板上にエピタキ
シャル成長法によりバッファ層としてノンドープGaAs層
を１μｍ程度の厚さに積層し、続いてヘテロ接合を形成
するｎ型のGaAs層及び電子親和力がこのGaAs層より小で
あると共に不純物がドープされたｐ型のAlGaAs層と、こ
のAlGaAs層上に設けられたゲート電極と、このゲート電
極の両側に形成されたソース電極及びドレイン電極とを
備え、前記ゲート電極への印加電圧によりAlGaAs/GaAs
ヘテロ界面に発生し２次元量子化された電子を空乏化し
たAlGaAs層のキャパシタンスで変調し、電界効果トラン
ジスタの動作を行う。
イトデバイス・アンド・マテリアルズ（Extended Abstr
acts of the 16 th((1984 International))Conference
on Solid State Devices and Materials），神戸,1984,
p.p.355-358に記載されている。一般にAlGaAs/GaAsヘテ
ロ接合を有するFETは、半絶縁性GaAs基板上にエピタキ
シャル成長法によりバッファ層としてノンドープGaAs層
を１μｍ程度の厚さに積層し、続いてヘテロ接合を形成
するｎ型のGaAs層及び電子親和力がこのGaAs層より小で
あると共に不純物がドープされたｐ型のAlGaAs層と、こ
のAlGaAs層上に設けられたゲート電極と、このゲート電
極の両側に形成されたソース電極及びドレイン電極とを
備え、前記ゲート電極への印加電圧によりAlGaAs/GaAs
ヘテロ界面に発生し２次元量子化された電子を空乏化し
たAlGaAs層のキャパシタンスで変調し、電界効果トラン
ジスタの動作を行う。
（発明が解決しようとする問題点） しかしながら以上述べた従来の方法では、バッファ層
としてのノンドープGaAs層の厚さを１μｍと厚くエピタ
キシャル成長するため成長時間が長くかかる欠点があっ
た。又FEの閾値電圧は、バッファ層の膜質に依存してお
り再現性良く一定閾値電圧のFETを得るためには、バッ
ファ層の膜質を安定させる必要があった。特に、エピタ
キシャル成長層へのイオン打込み後の活性化率の再現性
は満足できるものではなかった。
としてのノンドープGaAs層の厚さを１μｍと厚くエピタ
キシャル成長するため成長時間が長くかかる欠点があっ
た。又FEの閾値電圧は、バッファ層の膜質に依存してお
り再現性良く一定閾値電圧のFETを得るためには、バッ
ファ層の膜質を安定させる必要があった。特に、エピタ
キシャル成長層へのイオン打込み後の活性化率の再現性
は満足できるものではなかった。
そこで、本発明はエピタキシャル成長の時間が短か
く、閾値電圧制御の再現性の高い、高速FETを提供する
ことを目的とする。
く、閾値電圧制御の再現性の高い、高速FETを提供する
ことを目的とする。
（問題点を解決するための手段） 本発明は、前記問題点を解決するために、 第１化合物半導体の基体上に、第１化合物半導体より
小さい電子親和力を有する第２化合物半導体層を、直
接、あるいはエピタキシャル成長させた第１化合物半導
体のバッファ層を介してエピタキシャル成長させる工程
と、 第２化合物半導体層の表面から、ドナーとなる不純物
原紙を、基体にｎ型のチャネル層を形成するに十分な深
さにイオン注入する工程と、 しかる後、第２化合物半導体層に注入された不純物原
子が活性化し、かつ、基体上のエピタキシャル成長層と
基体との界面に存在する結晶欠陥が回復する温度でアニ
ールする工程とを有することを特徴とする。
小さい電子親和力を有する第２化合物半導体層を、直
接、あるいはエピタキシャル成長させた第１化合物半導
体のバッファ層を介してエピタキシャル成長させる工程
と、 第２化合物半導体層の表面から、ドナーとなる不純物
原紙を、基体にｎ型のチャネル層を形成するに十分な深
さにイオン注入する工程と、 しかる後、第２化合物半導体層に注入された不純物原
子が活性化し、かつ、基体上のエピタキシャル成長層と
基体との界面に存在する結晶欠陥が回復する温度でアニ
ールする工程とを有することを特徴とする。
（作用） 本発明によれば、以上のようにヘテロ接合FETにおい
て、バッファ層を設けないあるいは設けても200Å程度
以下の極薄い層による構成とすることができるので、従
来に比べエピタキシャル成長の時間を大幅に削減でき
る。また、基体を含む深さのチャンネル層は、基体とエ
ピタキシャル成長層との界面に存在する結晶欠陥を回復
する温度でアニールすることにより、バッファ層を設け
なくてもFETの素子特性を悪化させることはなく、さら
に一定閾値電圧のFETを再現性良く得ることができる。
て、バッファ層を設けないあるいは設けても200Å程度
以下の極薄い層による構成とすることができるので、従
来に比べエピタキシャル成長の時間を大幅に削減でき
る。また、基体を含む深さのチャンネル層は、基体とエ
ピタキシャル成長層との界面に存在する結晶欠陥を回復
する温度でアニールすることにより、バッファ層を設け
なくてもFETの素子特性を悪化させることはなく、さら
に一定閾値電圧のFETを再現性良く得ることができる。
（実施例） まず、GaAs基板上に分子線エピタキシャル成長（MB
E）法によりGaAs層を成長したときの、基板とエピタキ
シャル層との界面のトラップを調べた予備実験について
説明する。
E）法によりGaAs層を成長したときの、基板とエピタキ
シャル層との界面のトラップを調べた予備実験について
説明する。
予備実験では、キャリア濃度９×1016cm-3のｎ型GaAs
基板の上に、MBE法によりキャリア濃度1.5×1017cm-3の
ｎ型GaAs層を4500Å成長した。
基板の上に、MBE法によりキャリア濃度1.5×1017cm-3の
ｎ型GaAs層を4500Å成長した。
そして、ポラロン製プロファイルプロッタを用いて、
このエピタキシャル層の深さ方向のキャリア濃度分布を
測定した。
このエピタキシャル層の深さ方向のキャリア濃度分布を
測定した。
第３図は、この測定で得られたキャリア濃度を、表面
からの深さに対して示す図である。この図から、エピタ
キシャル層と基板の界面近傍にキャリア濃度の減少が見
られる。この減少量は、シートキャリア濃度とすると1.
5×1012cm-2の減少と見積もられる。
からの深さに対して示す図である。この図から、エピタ
キシャル層と基板の界面近傍にキャリア濃度の減少が見
られる。この減少量は、シートキャリア濃度とすると1.
5×1012cm-2の減少と見積もられる。
この結果から、エピタキシャル層と基板の界面には、
1.5×1012cm-2程度のシート濃度のトラップが存在する
ことがわかる。
1.5×1012cm-2程度のシート濃度のトラップが存在する
ことがわかる。
次に、本発明の半導体素子の製造方法について説明す
る。
る。
第１図（ａ）〜（ｄ）は、この発明の実施例を説明す
るためのFETの工程断面図であり、以下図面に沿って説
明する。
るためのFETの工程断面図であり、以下図面に沿って説
明する。
まず、第１図（ａ）に示すように、半絶縁性GaAs基板
１上に分子線エピタキシャル成長（MBE）法により、30
Å厚さのノンドープGaAs層２（バッファ層）及び150Å
厚さのノンドープAl0.3Ga0.7As層３を連続に成長させ
る。
１上に分子線エピタキシャル成長（MBE）法により、30
Å厚さのノンドープGaAs層２（バッファ層）及び150Å
厚さのノンドープAl0.3Ga0.7As層３を連続に成長させ
る。
次に、第１図（ｂ）に示すように、表面からSiを注入
エネルギー30keV,ドーズ量2.6×1012cm-2の条件でイオ
ン注入することによりAlGsAs層の表面より600Å程度深
さのチャンネル層となるｎ層４を形成する。
エネルギー30keV,ドーズ量2.6×1012cm-2の条件でイオ
ン注入することによりAlGsAs層の表面より600Å程度深
さのチャンネル層となるｎ層４を形成する。
次に、第１図（ｃ）に示すように、Ｗ−Alのゲート電
極５をチャンネル層４上に形成し、このゲート電極５を
マスクとしてSiを注入エネルギー100kV,ドーズ量1.5×1
013cm-2の条件でイオン注入することによりソース・ド
レイン領域となるn+層６を形成する。
極５をチャンネル層４上に形成し、このゲート電極５を
マスクとしてSiを注入エネルギー100kV,ドーズ量1.5×1
013cm-2の条件でイオン注入することによりソース・ド
レイン領域となるn+層６を形成する。
次に、図示しないSiO2を全面に被着して800℃の温度
で20分間アニールすることによりｎ層４及びn+層６のSi
の活性化を行ない、このSiO2を除去した後、第１図
（ｄ）に示すように、n+層上にオーミック接触をなすAu
Ge/Ni/Auによりソース電極７及びドレイン電極８を形成
するものである。
で20分間アニールすることによりｎ層４及びn+層６のSi
の活性化を行ない、このSiO2を除去した後、第１図
（ｄ）に示すように、n+層上にオーミック接触をなすAu
Ge/Ni/Auによりソース電極７及びドレイン電極８を形成
するものである。
チャンネル層４は薄いエピタキシャル成長層（2,3）
と半絶縁性GaAs基板１の界面を含み、且つ注入イオン濃
度の高い領域（ピーク）は基板１に形成される。AlGaAs
層での注入イオンの活性化率はGaAs基板１と比べて約1/
3と低く、また、注入イオンの濃度も低いためAlGaAs層
は完全に空乏化し電導層としては機能しない。このた
め、GaAs基板に注入されたSiイオンの活性化率により、
FETのしきい値電圧（Vth）が決まる。第２図（ａ）及び
（ｂ）は、それぞれ本発明によるエンハンスメントモー
ドFET及びデプレーション基FETの電流−電圧特性（以下
Ｉ−Ｖ特性という）を示している。FETは共にゲート長
0.8μm,ゲート幅10μｍである。本発明によるFETはチャ
ンネル層内にエピタキシャル成長層と基板との界面を含
む。先に予備実験で説明したように、界面にはシート濃
度で1.5×1012cm-2程度のトラップが存在するが、実施
例では800℃の温度でアニールしているので、このトラ
ップが回復して無くなっている。
と半絶縁性GaAs基板１の界面を含み、且つ注入イオン濃
度の高い領域（ピーク）は基板１に形成される。AlGaAs
層での注入イオンの活性化率はGaAs基板１と比べて約1/
3と低く、また、注入イオンの濃度も低いためAlGaAs層
は完全に空乏化し電導層としては機能しない。このた
め、GaAs基板に注入されたSiイオンの活性化率により、
FETのしきい値電圧（Vth）が決まる。第２図（ａ）及び
（ｂ）は、それぞれ本発明によるエンハンスメントモー
ドFET及びデプレーション基FETの電流−電圧特性（以下
Ｉ−Ｖ特性という）を示している。FETは共にゲート長
0.8μm,ゲート幅10μｍである。本発明によるFETはチャ
ンネル層内にエピタキシャル成長層と基板との界面を含
む。先に予備実験で説明したように、界面にはシート濃
度で1.5×1012cm-2程度のトラップが存在するが、実施
例では800℃の温度でアニールしているので、このトラ
ップが回復して無くなっている。
このことは、試作したFETのチャネルがトラップのシ
ート濃度と同程度の2.6×1012cm-2のドナーにより形成
されているにもかかわらず、第２図に示したようにＩ−
Ｖ特性にトラップの悪影響が見られないことからわか
る。
ート濃度と同程度の2.6×1012cm-2のドナーにより形成
されているにもかかわらず、第２図に示したようにＩ−
Ｖ特性にトラップの悪影響が見られないことからわか
る。
以上説明したように、エピタキシャル成長層の成長は
分子線エピタキシャル成長法により行ない、GaAsの成長
速度は１μm/時でありAl0.3Ga0.7Asの成長速度は1.4μm
/時である。従来の構造によりGaAsバッファ層を１μｍ
設けた場合の成長時間は１時間39秒となるが本発明実施
例の構造によれば成長時間は49秒と短縮ができる。又イ
オン注入により打込んだSiの活性化率の明らかになって
いる半絶縁性GaAs基板を用いることにより作製するFET
の閾値電圧の制御性と再現性を高めることができる。
分子線エピタキシャル成長法により行ない、GaAsの成長
速度は１μm/時でありAl0.3Ga0.7Asの成長速度は1.4μm
/時である。従来の構造によりGaAsバッファ層を１μｍ
設けた場合の成長時間は１時間39秒となるが本発明実施
例の構造によれば成長時間は49秒と短縮ができる。又イ
オン注入により打込んだSiの活性化率の明らかになって
いる半絶縁性GaAs基板を用いることにより作製するFET
の閾値電圧の制御性と再現性を高めることができる。
尚、本発明の実施例では、基板及びエピタキシャル成
長層としてGaAs系化合物半導体を用いた場合について述
べたが、基板とエピタキシャル成長層とは異なる電子親
和力を有し且つ格子定数の近い他の化合物半導体を用い
ることもできる。また、実施例ではバッファ層としてノ
ンドープGaAs層２を30Å厚さに成長させているが、この
バッファ層は設けずに、基板１上に直接Al0.3Ga0.7As層
３を成長させてもよい。また、実施例ではn+層６を形成
した後であってソース電極７及びドレイン電極８を形成
する前に、800℃20分間のアニールを行っているが、ア
ニールの条件は基板１とエピタキシャル成長層との界面
に存在する結晶欠陥を回復することのできるアニールの
条件であれば良く、また、アニールはゲート電極５、ソ
ース電極、ドレイン電極を耐熱性のある金属を用いるこ
とにより、ゲート電極５を形成する前あるいはソース電
極７及びドレイン電極８を形成した後に行っても良い。
また、実施例ではチャンネル層としてのｎ層４をイオン
注入により形成しているがドナーをドープしたエピタキ
シャル成長法を用いて形成しても良い。
長層としてGaAs系化合物半導体を用いた場合について述
べたが、基板とエピタキシャル成長層とは異なる電子親
和力を有し且つ格子定数の近い他の化合物半導体を用い
ることもできる。また、実施例ではバッファ層としてノ
ンドープGaAs層２を30Å厚さに成長させているが、この
バッファ層は設けずに、基板１上に直接Al0.3Ga0.7As層
３を成長させてもよい。また、実施例ではn+層６を形成
した後であってソース電極７及びドレイン電極８を形成
する前に、800℃20分間のアニールを行っているが、ア
ニールの条件は基板１とエピタキシャル成長層との界面
に存在する結晶欠陥を回復することのできるアニールの
条件であれば良く、また、アニールはゲート電極５、ソ
ース電極、ドレイン電極を耐熱性のある金属を用いるこ
とにより、ゲート電極５を形成する前あるいはソース電
極７及びドレイン電極８を形成した後に行っても良い。
また、実施例ではチャンネル層としてのｎ層４をイオン
注入により形成しているがドナーをドープしたエピタキ
シャル成長法を用いて形成しても良い。
（発明の効果） 以上詳細に説明したように、本発明によればヘテロ接
合FETにおいて、バッファ層を設けないあるいは設けて
も200Å程度以下の極薄い層による構成とすることがで
きる。また、基体を含む深さのチャンネル層は、基体と
エピタキシャル成長層との界面に存在する結晶欠陥を回
復する温度でアニールしているので、一定閾値電圧の高
速FETを再現性良く、高スループットで得ることができ
る。
合FETにおいて、バッファ層を設けないあるいは設けて
も200Å程度以下の極薄い層による構成とすることがで
きる。また、基体を含む深さのチャンネル層は、基体と
エピタキシャル成長層との界面に存在する結晶欠陥を回
復する温度でアニールしているので、一定閾値電圧の高
速FETを再現性良く、高スループットで得ることができ
る。
第１図（ａ）〜（ｄ）は、この発明の実施例を説明する
ためのFETの工程断面図である。第２図（ａ）および
（ｂ）は、それぞれ本発明によるエンハスメントモード
FETおよびデプレッションモードFETのＩ−Ｖ特性を示す
図である。第３図は、予備実験におけるキャリア濃度の
分布を示す図である。 １……半絶縁性GaAs基板、２……ノンドープGaAs層、３
……ノンドープAl0.3Ga0.7As層、４……ｎ層、５……ゲ
ート電極、６……n+層、７……ソース電極、８……ドレ
イン電極。
ためのFETの工程断面図である。第２図（ａ）および
（ｂ）は、それぞれ本発明によるエンハスメントモード
FETおよびデプレッションモードFETのＩ−Ｖ特性を示す
図である。第３図は、予備実験におけるキャリア濃度の
分布を示す図である。 １……半絶縁性GaAs基板、２……ノンドープGaAs層、３
……ノンドープAl0.3Ga0.7As層、４……ｎ層、５……ゲ
ート電極、６……n+層、７……ソース電極、８……ドレ
イン電極。
Claims (1)
- 【請求項１】第１化合物半導体の基体上に、前記第１化
合物半導体より小さい電子親和力を有する第２化合物半
導体層を、直接、あるいはエピタキシャル成長させた前
記第１化合物半導体のバッファ層を介してエピタキシャ
ル成長させる工程と、 前記第２化合物半導体層の表面から、ドナーとなる不純
物原子を、前記基体にｎ型のチャネル層を形成するに十
分な深さにイオン注入する工程と、 しかる後、前記第２化合物半導体層に注入された前記不
純物原子が活性化し、かつ、前記基体上のエピタキシャ
ル成長層と前記基体との界面に存在する結晶欠陥が回復
する温度でアニールする工程と を有することを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180092A JP2519212B2 (ja) | 1986-08-01 | 1986-08-01 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180092A JP2519212B2 (ja) | 1986-08-01 | 1986-08-01 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6337670A JPS6337670A (ja) | 1988-02-18 |
| JP2519212B2 true JP2519212B2 (ja) | 1996-07-31 |
Family
ID=16077297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61180092A Expired - Fee Related JP2519212B2 (ja) | 1986-08-01 | 1986-08-01 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2519212B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0348944B1 (en) * | 1988-06-28 | 1997-10-22 | Nec Corporation | Semiconductor device having compound semiconductor fet of E/D structure with high noise margin |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07111976B2 (ja) * | 1982-02-26 | 1995-11-29 | 富士通株式会社 | 半導体装置の製造方法 |
| JPS60140874A (ja) * | 1983-12-28 | 1985-07-25 | Hitachi Ltd | 半導体装置 |
| JP2668354B2 (ja) * | 1984-08-25 | 1997-10-27 | 富士通株式会社 | 電界効果型半導体装置 |
| JPS61131565A (ja) * | 1984-11-30 | 1986-06-19 | Fujitsu Ltd | 電界効果型半導体装置 |
-
1986
- 1986-08-01 JP JP61180092A patent/JP2519212B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6337670A (ja) | 1988-02-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |