JP2558418B2 - 電界効果型素子とその製造方法 - Google Patents
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- 230000005669 field effect Effects 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 125000006850 spacer group Chemical group 0.000 claims description 34
- 239000000758 substrate Substances 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 14
- 239000012811 non-conductive material Substances 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 12
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 11
- 239000010409 thin film Substances 0.000 claims description 11
- 230000005533 two-dimensional electron gas Effects 0.000 claims description 8
- FTWRSWRBSVXQPI-UHFFFAOYSA-N alumanylidynearsane;gallanylidynearsane Chemical compound [As]#[Al].[As]#[Ga] FTWRSWRBSVXQPI-UHFFFAOYSA-N 0.000 claims description 6
- 102100026827 Protein associated with UVRAG as autophagy enhancer Human genes 0.000 claims 1
- 101710102978 Protein associated with UVRAG as autophagy enhancer Proteins 0.000 claims 1
- 239000010408 film Substances 0.000 claims 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- 241000276498 Pollachius virens Species 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000007736 thin film deposition technique Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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Description
【０００１】
【産業上の利用分野】本発明は極短いゲートを有する電
界効果型素子の製造方法とその方法により製造された素
子に関する。
界効果型素子の製造方法とその方法により製造された素
子に関する。
【０００２】
【従来の技術】電界効果型素子、たとえば電界効果型ト
ランジスタは、ソースとドレインとの間に導電性パスを
有する。このパスはチャネルと称され、ゲート電極によ
り生成される電界により制御される。たとえばソースと
ドレインがＮ型領域で、チャネルが浅いＮ型領域でそれ
らを接続している。チャネルの上の薄い絶縁物の上に形
成されたゲート電極はチャネルの電気的特性を制御する
ために使用されている。電圧がゲートに印加されていな
い場合は、電流はソースからチャネルを通してドレイン
に流れる。しかし、充分な負の電圧がゲートに印加され
ている場合には、電子はチャネル領域から追い出され、
ソースとドレイン間の電流が遮断される。このような電
界効果型素子の動作周波数を高めるためには、すなわ
ち、スイッチとしてのスピードを高めるためには、ゲー
ト−チャネル領域を短くすることが要求される。
ランジスタは、ソースとドレインとの間に導電性パスを
有する。このパスはチャネルと称され、ゲート電極によ
り生成される電界により制御される。たとえばソースと
ドレインがＮ型領域で、チャネルが浅いＮ型領域でそれ
らを接続している。チャネルの上の薄い絶縁物の上に形
成されたゲート電極はチャネルの電気的特性を制御する
ために使用されている。電圧がゲートに印加されていな
い場合は、電流はソースからチャネルを通してドレイン
に流れる。しかし、充分な負の電圧がゲートに印加され
ている場合には、電子はチャネル領域から追い出され、
ソースとドレイン間の電流が遮断される。このような電
界効果型素子の動作周波数を高めるためには、すなわ
ち、スイッチとしてのスピードを高めるためには、ゲー
ト−チャネル領域を短くすることが要求される。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
ようにゲート長を減少させることは、電界効果型トラン
ジスタの高周波特性をよくするのに最も効果的な方法で
ある反面、その実現は極めて難しい。電子線リソグラフ
ィーは、従来の光リソグラフィープロセスに比較して、
ゲート長を短くできるが、再生可能なサイズは数百オン
グストロームの大きさに限られている。
ようにゲート長を減少させることは、電界効果型トラン
ジスタの高周波特性をよくするのに最も効果的な方法で
ある反面、その実現は極めて難しい。電子線リソグラフ
ィーは、従来の光リソグラフィープロセスに比較して、
ゲート長を短くできるが、再生可能なサイズは数百オン
グストロームの大きさに限られている。
【０００４】本発明は上記のような従来技術の問題点を
解決するために提案されたものであり、その目的は、電
界効果型トランジスタなどの電界効果型素子において、
ゲート長を短縮可能な製造方法を提供することにより、
素子の動作特性を改良することである。
解決するために提案されたものであり、その目的は、電
界効果型トランジスタなどの電界効果型素子において、
ゲート長を短縮可能な製造方法を提供することにより、
素子の動作特性を改良することである。
【０００５】
【課題を解決するための手段】本発明による電界効果型
素子の製造方法は、基板を用意するステップと、基板の
上にゲートとして機能する第１導電層を堆積するステッ
プと、第１導電層の上に非導電性材料のスペーサ層を堆
積するステップと、第１導電層を横切る構造の端部を露
出するステップと、端部の上に、非導電性材料のスペー
サ層と、ソース及びドレインとして機能する第２導電層
と、非導電性外部層とを堆積するステップと、ゲート、
ソース、及びドレインに対して、オーミック接点を形成
するステップとを有することを特徴としている。
素子の製造方法は、基板を用意するステップと、基板の
上にゲートとして機能する第１導電層を堆積するステッ
プと、第１導電層の上に非導電性材料のスペーサ層を堆
積するステップと、第１導電層を横切る構造の端部を露
出するステップと、端部の上に、非導電性材料のスペー
サ層と、ソース及びドレインとして機能する第２導電層
と、非導電性外部層とを堆積するステップと、ゲート、
ソース、及びドレインに対して、オーミック接点を形成
するステップとを有することを特徴としている。
【０００６】本発明による電界効果型素子は、二次元の
電子ガスを含み、約５００オングストローム以下の厚さ
を有する第１量子井戸層を含むゲートと、ゲートの何れ
かの側に堆積した非導電性材料の第１スペーサ層及び第
２スペーサ層と、二次元電子ガスを含み、ゲートを横断
する方向に配置された第２量子井戸層を含むソース及び
ドレインと、第２量子井戸層と第１量子井戸層とを隔離
する非導電性材料の第３スペーサ層とを有することを特
徴としている。
電子ガスを含み、約５００オングストローム以下の厚さ
を有する第１量子井戸層を含むゲートと、ゲートの何れ
かの側に堆積した非導電性材料の第１スペーサ層及び第
２スペーサ層と、二次元電子ガスを含み、ゲートを横断
する方向に配置された第２量子井戸層を含むソース及び
ドレインと、第２量子井戸層と第１量子井戸層とを隔離
する非導電性材料の第３スペーサ層とを有することを特
徴としている。
【０００７】
【実施例】図１に示すように、第１ステップＡにおいて
は、基板１０（図２）を用意する。この基板は好ましく
は非ドープの単結晶半導体（たとえばガリウムヒ素）で
あり、一対の主表面を有する。第２ステップＢにおいて
は、薄いフィルムの堆積により基板１０の上にゲート構
造を形成し、ゲートの長さ方向を、基板１０の主表面に
直交する方向とする。このゲート構造は非導電性材料の
第１スペーサ層１１と第２スペーサ層１３、及びこれら
の間に配置された第１導電層１２を含む。好ましくは、
第１導電層１２は、量子井戸を含む二次元電子ガス層で
ある。この量子井戸用電子は、第１、第２のスペーサ層
１１、１３のデルタドーピング領域によって提供され
る。あるいは、ドーパントが量子井戸層に直接導入され
る。
は、基板１０（図２）を用意する。この基板は好ましく
は非ドープの単結晶半導体（たとえばガリウムヒ素）で
あり、一対の主表面を有する。第２ステップＢにおいて
は、薄いフィルムの堆積により基板１０の上にゲート構
造を形成し、ゲートの長さ方向を、基板１０の主表面に
直交する方向とする。このゲート構造は非導電性材料の
第１スペーサ層１１と第２スペーサ層１３、及びこれら
の間に配置された第１導電層１２を含む。好ましくは、
第１導電層１２は、量子井戸を含む二次元電子ガス層で
ある。この量子井戸用電子は、第１、第２のスペーサ層
１１、１３のデルタドーピング領域によって提供され
る。あるいは、ドーパントが量子井戸層に直接導入され
る。
【０００８】この構造は、分子線エピタキシ（ＭＢＥ）
を用いて基板１０上に形成される。すなわち、基板１０
の上に第１スペーサ層１１（アルミガリウムヒ素）と第
１導電層１２（ガリウムヒ素量子井戸領域）と第２スペ
ーサ層１３（アルミガリウムヒ素）が成長する。第１、
第２のスペーサ層１１、１３の一方または両方は、ドナ
ー（例、シリコン）を有するデルタドーピング領域２３
を含み、電子を第１導電層１２に提供する。この導電層
１２の厚さは約５００オングストローム以下である。
を用いて基板１０上に形成される。すなわち、基板１０
の上に第１スペーサ層１１（アルミガリウムヒ素）と第
１導電層１２（ガリウムヒ素量子井戸領域）と第２スペ
ーサ層１３（アルミガリウムヒ素）が成長する。第１、
第２のスペーサ層１１、１３の一方または両方は、ドナ
ー（例、シリコン）を有するデルタドーピング領域２３
を含み、電子を第１導電層１２に提供する。この導電層
１２の厚さは約５００オングストローム以下である。
【０００９】第３ステップＣにおいては、第１導電層１
２を横切る構造物の端部表面１５を露出させる。この端
部表面１５は、基板１０の切断によって形成される。あ
るいは、基板１０のエッチングによって、第１導電層１
２を横切る端部を露出させる。
２を横切る構造物の端部表面１５を露出させる。この端
部表面１５は、基板１０の切断によって形成される。あ
るいは、基板１０のエッチングによって、第１導電層１
２を横切る端部を露出させる。
【００１０】第４のステップＤにおいては、ゲートを有
する基板１０の端部表面１５の上に、ソース−ドレイン
−チャネル構造を堆積させる。この構造は、非導電性材
料の第３スペーサ層１６と、第２導電層１７と、非導電
性材料の外部スペーサ層１８とを含む。
する基板１０の端部表面１５の上に、ソース−ドレイン
−チャネル構造を堆積させる。この構造は、非導電性材
料の第３スペーサ層１６と、第２導電層１７と、非導電
性材料の外部スペーサ層１８とを含む。
【００１１】第３スペーサ層１６は、第１導電層１２に
直交する露出端部表面１５の上にアルミガリウムヒ素を
成長させることにより形成される。第２導電層１７は、
第３スペーサ層１６の上に成長した量子井戸領域（ガリ
ウムヒ素）を含む第２の二次元電子ガス層である。そし
て、外部スペーサ層１８は第２導電層１７の上に成長し
たアルミガリウムヒ素層である。第３スペーサ層１６と
外部スペーサ層１８の一方または両方は、ドナーを有す
るデルタドーピング領域２４を含み、電子を第２導電層
１７に供給する。第３スペーサ層１６の厚さは好ましく
は２５０オングストローム以下である。
直交する露出端部表面１５の上にアルミガリウムヒ素を
成長させることにより形成される。第２導電層１７は、
第３スペーサ層１６の上に成長した量子井戸領域（ガリ
ウムヒ素）を含む第２の二次元電子ガス層である。そし
て、外部スペーサ層１８は第２導電層１７の上に成長し
たアルミガリウムヒ素層である。第３スペーサ層１６と
外部スペーサ層１８の一方または両方は、ドナーを有す
るデルタドーピング領域２４を含み、電子を第２導電層
１７に供給する。第３スペーサ層１６の厚さは好ましく
は２５０オングストローム以下である。
【００１２】最終ステップＥにおいては、第１導電層１
２に接続する電子接点を形成すると共に、第２導電層１
７の第１導電層１２を挟む両側に接続する電子接点を形
成し、それにより、電界効果型素子のゲート、ソース、
ドレインを規定する。図３は、図１の金属化素子の斜視
図であり、ゲート接点２０、ソース接点２１、及びドレ
イン接点２２を表している。好ましくは、これらの接点
は、ＡｕＧｅＮｉオーミック接点を堆積することによ
り、第１導電層１２及び第２導電層１７と接触し、続い
て金の外部層を堆積し、接点から伸びるリード線を形成
する。この接点とリード線は、公知の技術によって形成
できる。このようにして得られた構造物は、ディプレー
ション型の電界効果型トランジスタとして機能する。
２に接続する電子接点を形成すると共に、第２導電層１
７の第１導電層１２を挟む両側に接続する電子接点を形
成し、それにより、電界効果型素子のゲート、ソース、
ドレインを規定する。図３は、図１の金属化素子の斜視
図であり、ゲート接点２０、ソース接点２１、及びドレ
イン接点２２を表している。好ましくは、これらの接点
は、ＡｕＧｅＮｉオーミック接点を堆積することによ
り、第１導電層１２及び第２導電層１７と接触し、続い
て金の外部層を堆積し、接点から伸びるリード線を形成
する。この接点とリード線は、公知の技術によって形成
できる。このようにして得られた構造物は、ディプレー
ション型の電界効果型トランジスタとして機能する。
【００１３】上述した本発明の方法とそれにより得られ
た素子は、従来の方法およびそれにより得られた素子に
対して大きな利点を有する。第１に、ゲートの幅は、リ
ソグラフィーによって制御されるのではなく、堆積され
た第１導電層１２と第２導電層１７の厚さによって制御
される。リソグラフィー方法に対し、ＭＢＥのような薄
いフィルム堆積の技術によれば、原子レベルの薄い厚さ
で滑らかな層を形成できる。本発明の方法により、５０
０オングストローム以下、さらには１００オングストロ
ーム以下の原子レベルの精密なゲート長が得られる。導
電層は微少量だけドープされ、移動性抑制因子であるド
ーパンドイオンがないので、キャリアの高速移動性を有
する、ゲート抵抗の低いソース−ドレイン−チャネル構
造を形成できる。
た素子は、従来の方法およびそれにより得られた素子に
対して大きな利点を有する。第１に、ゲートの幅は、リ
ソグラフィーによって制御されるのではなく、堆積され
た第１導電層１２と第２導電層１７の厚さによって制御
される。リソグラフィー方法に対し、ＭＢＥのような薄
いフィルム堆積の技術によれば、原子レベルの薄い厚さ
で滑らかな層を形成できる。本発明の方法により、５０
０オングストローム以下、さらには１００オングストロ
ーム以下の原子レベルの精密なゲート長が得られる。導
電層は微少量だけドープされ、移動性抑制因子であるド
ーパンドイオンがないので、キャリアの高速移動性を有
する、ゲート抵抗の低いソース−ドレイン−チャネル構
造を形成できる。
【００１４】第２に、この方法によれば、電界効果型素
子の活性領域（ゲート制御チャネルを形成する領域）
は、完全に非導電性材料（たとえば、アルミガリウムヒ
素スペーサ層）内に埋め込まれる。表面特性とショット
キーバリアは素子の性能を低下させない。
子の活性領域（ゲート制御チャネルを形成する領域）
は、完全に非導電性材料（たとえば、アルミガリウムヒ
素スペーサ層）内に埋め込まれる。表面特性とショット
キーバリアは素子の性能を低下させない。
【００１５】本発明の製造方法とそれにより製造された
素子の動作は、以下の具体例を参照することにより詳細
に理解できる。具体例：（１００）ガリウムヒ素基板を
用意し、この基板の上にＭＢＥで、以下の順序で層を成
長させて、埋め込み型ゲート構造を形成する。すなわ
ち、非ドープのＡＬ0.3Ｇａ0.7Ａｓ製の４．３マイクロ
メーター厚の層、非ドープのＧａＡｓの２００オングス
トローム厚の層、ＡＬ0.3Ｇａ0.7Ａｓ製の１５０オング
ストローム厚の層、１．５×１０12ｃｍ-2の濃度でデル
タドープしたシリコン層と、非ドープのＡＬ0.3Ｇａ0.7
Ａｓの２０マイクロメーター厚の層、を形成する。Ｇａ
Ａｓの２００オングストローム厚の層は二次元電子ガス
を含む量子井戸である。表面下に埋め込まれた２０マイ
クロメーター厚の層がゲートとして機能する。電子ガス
量子井戸領域のキャリア密度は、７７Ｋで約４．３×１
０11ｃｍ-2であり、その移動度は約１．３×１０5ｃｍ2
／Ｖｓｅｃである。
素子の動作は、以下の具体例を参照することにより詳細
に理解できる。具体例：（１００）ガリウムヒ素基板を
用意し、この基板の上にＭＢＥで、以下の順序で層を成
長させて、埋め込み型ゲート構造を形成する。すなわ
ち、非ドープのＡＬ0.3Ｇａ0.7Ａｓ製の４．３マイクロ
メーター厚の層、非ドープのＧａＡｓの２００オングス
トローム厚の層、ＡＬ0.3Ｇａ0.7Ａｓ製の１５０オング
ストローム厚の層、１．５×１０12ｃｍ-2の濃度でデル
タドープしたシリコン層と、非ドープのＡＬ0.3Ｇａ0.7
Ａｓの２０マイクロメーター厚の層、を形成する。Ｇａ
Ａｓの２００オングストローム厚の層は二次元電子ガス
を含む量子井戸である。表面下に埋め込まれた２０マイ
クロメーター厚の層がゲートとして機能する。電子ガス
量子井戸領域のキャリア密度は、７７Ｋで約４．３×１
０11ｃｍ-2であり、その移動度は約１．３×１０5ｃｍ2
／Ｖｓｅｃである。
【００１６】ソース−ドレイン−チャネル構造を形成す
る準備段階として、ガリウムヒ素基板は裏面からラップ
処理することにより、約１５０マイクロメーターの厚さ
まで薄くされ、約５ｍｍ×１０ｍｍの四角形のピースに
切断される。この基板は、好ましくはＭＢＥ成長チャン
バー内で切断され、２００オングストローム電子ガス量
子井戸領域の面に直交する新しい（１１０）表面を露出
させる。このＭＢＥ成長チャンバー内での切断プロセス
に用いられる装置とその詳細は、文献「５６Ａｐｐｌｉ
ｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ １７（１９９０
年４月２０日）」に記載のＰｆｅｉｆｆｅｒ他の論文
「切断されたＧａＡｓ上の高品質二次元電子ガスの形
成」に記載されている。
る準備段階として、ガリウムヒ素基板は裏面からラップ
処理することにより、約１５０マイクロメーターの厚さ
まで薄くされ、約５ｍｍ×１０ｍｍの四角形のピースに
切断される。この基板は、好ましくはＭＢＥ成長チャン
バー内で切断され、２００オングストローム電子ガス量
子井戸領域の面に直交する新しい（１１０）表面を露出
させる。このＭＢＥ成長チャンバー内での切断プロセス
に用いられる装置とその詳細は、文献「５６Ａｐｐｌｉ
ｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ １７（１９９０
年４月２０日）」に記載のＰｆｅｉｆｆｅｒ他の論文
「切断されたＧａＡｓ上の高品質二次元電子ガスの形
成」に記載されている。
【００１７】その後ソース−ドレイン−チャネル構造
は、ＭＢＥにより成長し、新たに切断された端面の上
に、非ドープＡｌ0.44Ｇａ0.56Ａｓスペーサの２００オ
ングストローム厚の層、非ドープＧａＡｓ量子井戸の１
５０オングストローム厚の層、非ドープＡｌ0.3Ｇａ0.7
Ａｓスペーサ層の１５０オングストローム厚の層が堆積
し、その後、２×１０12ｃｍ-2の濃度のＳｉデルタドー
プ層、非ドープのＡｌ0.3Ｇａ0.7Ａｓの１７００オング
ストローム厚の層と、非ドープＧａＡｓの６００オング
ストローム厚の層が堆積する。このプロセスにより、１
５０オングストローム幅の調節ドープ量子井戸ソース−
ドレイン−チャネル構造が、２００オングストローム厚
のＡｌＧａＡｓ層により、第１導電層１２から分離され
る。電子ガス量子井戸の電子密度は、７７Ｋで１．５×
１０11ｃｍ-2であり、その移動度は約３．９×１０4ｃ
ｍ2／Ｖｓｅｃである。
は、ＭＢＥにより成長し、新たに切断された端面の上
に、非ドープＡｌ0.44Ｇａ0.56Ａｓスペーサの２００オ
ングストローム厚の層、非ドープＧａＡｓ量子井戸の１
５０オングストローム厚の層、非ドープＡｌ0.3Ｇａ0.7
Ａｓスペーサ層の１５０オングストローム厚の層が堆積
し、その後、２×１０12ｃｍ-2の濃度のＳｉデルタドー
プ層、非ドープのＡｌ0.3Ｇａ0.7Ａｓの１７００オング
ストローム厚の層と、非ドープＧａＡｓの６００オング
ストローム厚の層が堆積する。このプロセスにより、１
５０オングストローム幅の調節ドープ量子井戸ソース−
ドレイン−チャネル構造が、２００オングストローム厚
のＡｌＧａＡｓ層により、第１導電層１２から分離され
る。電子ガス量子井戸の電子密度は、７７Ｋで１．５×
１０11ｃｍ-2であり、その移動度は約３．９×１０4ｃ
ｍ2／Ｖｓｅｃである。
【００１８】その後、この構造体は図３に示すように金
属化される。そして、７７Ｋで、ディプレーション型の
電界効果型トランジスタとして動作する。図４は、７７
Ｋにおける本発明の素子のトランジスタ特性を示してい
る。このトランジスタのトランスコダクタンスは１９６
ｍＳ／ｍｍである。
属化される。そして、７７Ｋで、ディプレーション型の
電界効果型トランジスタとして動作する。図４は、７７
Ｋにおける本発明の素子のトランジスタ特性を示してい
る。このトランジスタのトランスコダクタンスは１９６
ｍＳ／ｍｍである。
【００１９】
【発明の効果】以上述べたごとく、本発明の製造方法に
よれば、極めて薄いゲート層（極めて短いゲート長）を
有する電界効果型素子を形成でき、素子の動作特性を改
善できる。
よれば、極めて薄いゲート層（極めて短いゲート長）を
有する電界効果型素子を形成でき、素子の動作特性を改
善できる。
【図１】本発明の方法により電界効果型素子を製造する
プロセスステップを表す図である。
プロセスステップを表す図である。
【図２】本発明の方法により製造された電界効果型素子
の断面図である。
の断面図である。
【図３】電気接点を表す図２の素子の斜視図である。
【図４】本発明にかかる電界効果型素子の電流電圧特性
を表す図である。
を表す図である。
１０ 基板 １１ 第１スペーサ層 １２ 第１導電層 １３ 第２スペーサ層 １５ 端部表面 １６ 第３スペーサ層 １７ 第２導電層 １８ 外部スペーサ層 ２０ ゲート接点 ２１ ソース接点 ２２ ドレイン接点 ２３ デルタドーピング領域 ２４ デルタドーピング領域 Ａ 基板を用意する。 Ｂ 薄いフィルムの堆積により基板の上に垂直方向にゲ
ート構造を形成する。 Ｃ ゲート層に直交する端部を露出する。 Ｄ 露出された端部に、ソース、ドレイン、チャネルを
形成する。 Ｅ 接点とリード線を形成する。
ート構造を形成する。 Ｃ ゲート層に直交する端部を露出する。 Ｄ 露出された端部に、ソース、ドレイン、チャネルを
形成する。 Ｅ 接点とリード線を形成する。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ローレン ニール フェイファー アメリカ合衆国 07960 ニュ−ジャ− ジ− モーリスタウン、レッドゲート ロード (72)発明者 ホースト ルドウィグ ストーマー アメリカ合衆国 07901 ニュ−ジャ− ジ− サミット、ノブヒル ドライヴ 11 (72)発明者 ケネス ウィリアム ウエスト アメリカ合衆国 07945 ニュ−ジャ− ジ− メンダム、コーレイ レーン 31 (56)参考文献 ＡＰＰＬ．ＰＨＹＳ．ＬＥＴＴ．，Ｖ ＯＬ．59，ＮＯ．９，26 ＡＵＧＵＳＴ 1991 ＰＰ．1111−1113
Claims (6)
- 【請求項１】 電界効果型素子（図３）の製造方法にお
いて、 基板（１０）を用意するステップと、前記基板（１０）上に非導電性材料の第１スペーサ層
（１１）を堆積するステップと、 前記スペーサ層（１１）上にゲートとして機能する第１
薄膜導電層（１２）を堆積するステップと、前記第１薄膜導電層（１２）上に非導電性材料の第２ス
ペーサ層（１３）を堆積するステップと、 前記第１薄膜導電層（１２）を横切る方向で、前記ステ
ップで得られた構造体の端部（１５）を露出するステッ
プと、 前記端部（１５）上に、非導電性材料の第３スペーサ層
（１６）と、ソース及びドレインとして機能する第２薄
膜導電層（１７）と、非導電性外部スペーサ層（１８）
とを堆積するステップと、前記第１薄膜導電層（１２）とゲート接点（２０）との
間にゲート電極として、前記第２薄膜導電層（１７）の
一側とソース接点（２１）との間にソース電極として、
前記第２薄膜導電層（１７）の他側とドレイン接点（２
２）との間にドレイン電極として、それぞれオーミック
接点を形成するステップと、 を有することを特徴とする電界効果型素子の製造方法。 - 【請求項２】 前記第１薄膜導電層（１２）及び第２薄
膜導電層（１７）は、量子井戸層を成長させることによ
って堆積することを特徴とする請求項１の方法。 - 【請求項３】 前記量子井戸層（１２，１７）は、ガリ
ウムヒ素を含み、前記スペーサ層（１１，１３，１６，
１８）は、アルミガリウムヒ素を含むことを特徴とする
請求項２の方法。 - 【請求項４】 二次元の電子ガスを含み、約５００オン
グストローム以下の厚さを有する第１量子井戸層（１
２）を含むゲートと、 前記ゲート（１２）の何れかの側に堆積した非導電性材
料の第１スペーサ層（１１）及び第２スペーサ層（１
３）と、 二次元電子ガスを含み、前記ゲート（１２）を横断する
方向に配置された第２量子井戸層（１７）を含むソース
及びドレインと、 前記第２量子井戸層（１７）と前記第１量子井戸層（１
２）とを隔離する非導電性材料の第３スペーサ層（１
６）と、 を有することを特徴とする電界効果型素子。 - 【請求項５】 前記第２量子井戸層（１７）の上にエピ
タキシャル成長した非導電性材料の層（１８）をさらに
含み、前記非導電性材料の層（１８）と前記第３スペーサ層
（１６）との間に前記第２量子井戸層（１７）を 実質的
に包み込むように構成したことを特徴とする請求項４の
素子。 - 【請求項６】 前記量子井戸層（１２，１７）は、ガリ
ウムヒ素を含み、前記スペーサ層（１１，１３，１６，
１８）は、アルミガリウムヒ素を含むことを特徴とする
請求項４の素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/745,589 US5219772A (en) | 1991-08-15 | 1991-08-15 | Method for making field effect devices with ultra-short gates |
| US745589 | 1991-08-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142508A JPH07142508A (ja) | 1995-06-02 |
| JP2558418B2 true JP2558418B2 (ja) | 1996-11-27 |
Family
ID=24997348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4235183A Expired - Fee Related JP2558418B2 (ja) | 1991-08-15 | 1992-08-12 | 電界効果型素子とその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5219772A (ja) |
| EP (1) | EP0528596A1 (ja) |
| JP (1) | JP2558418B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5308997A (en) * | 1992-06-22 | 1994-05-03 | Motorola, Inc. | Self-aligned thin film transistor |
| US5323020A (en) * | 1992-12-22 | 1994-06-21 | International Business Machines Corporation | High performance MESFET with multiple quantum wells |
| US7781801B2 (en) * | 2006-09-25 | 2010-08-24 | Alcatel-Lucent Usa Inc. | Field-effect transistors whose gate electrodes are over semiconductor heterostructures and parts of source and drain electrodes |
| CN102104002B (zh) * | 2009-12-16 | 2013-04-24 | 中国科学院微电子研究所 | 一种制备极短栅长体硅围栅MOSFETs的方法 |
| US9041060B2 (en) | 2013-07-25 | 2015-05-26 | International Business Machines Corporation | III-V FET device with overlapped extension regions using gate last |
| US9246112B2 (en) * | 2014-01-08 | 2016-01-26 | International Business Machines Corporation | Semiconductor device with ballistic gate length structure |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2493604A1 (fr) * | 1980-10-31 | 1982-05-07 | Thomson Csf | Transistors a effet de champ a grille ultra courte |
| US4432132A (en) * | 1981-12-07 | 1984-02-21 | Bell Telephone Laboratories, Incorporated | Formation of sidewall oxide layers by reactive oxygen ion etching to define submicron features |
| JPS605570A (ja) * | 1983-06-09 | 1985-01-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4791072A (en) * | 1984-06-15 | 1988-12-13 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method for making a complementary device containing MODFET |
| US4532698A (en) * | 1984-06-22 | 1985-08-06 | International Business Machines Corporation | Method of making ultrashort FET using oblique angle metal deposition and ion implantation |
| US4882609A (en) * | 1984-11-19 | 1989-11-21 | Max-Planck Gesellschaft Zur Forderung Der Wissenschafter E.V. | Semiconductor devices with at least one monoatomic layer of doping atoms |
| US4631560A (en) * | 1984-12-19 | 1986-12-23 | Eaton Corporation | MOMS tunnel emission transistor |
| US4701996A (en) * | 1984-12-19 | 1987-10-27 | Calviello Joseph A | Method for fabricating edge channel FET |
| DE3689433T2 (de) * | 1985-08-20 | 1994-04-14 | Fujitsu Ltd | Feldeffekttransistor. |
| US4821093A (en) * | 1986-08-18 | 1989-04-11 | The United States Of America As Represented By The Secretary Of The Army | Dual channel high electron mobility field effect transistor |
| US5130766A (en) * | 1988-08-04 | 1992-07-14 | Fujitsu Limited | Quantum interference type semiconductor device |
-
1991
- 1991-08-15 US US07/745,589 patent/US5219772A/en not_active Expired - Lifetime
-
1992
- 1992-08-06 EP EP92307201A patent/EP0528596A1/en not_active Withdrawn
- 1992-08-12 JP JP4235183A patent/JP2558418B2/ja not_active Expired - Fee Related
- 1992-12-29 US US07/997,816 patent/US5311045A/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＡＰＰＬ．ＰＨＹＳ．ＬＥＴＴ．，ＶＯＬ．５９，ＮＯ．９，２６ ＡＵＧＵＳＴ １９９１ ＰＰ．１１１１−１１１３ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0528596A1 (en) | 1993-02-24 |
| US5311045A (en) | 1994-05-10 |
| US5219772A (en) | 1993-06-15 |
| JPH07142508A (ja) | 1995-06-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |