JPH0613411A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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Abstract
(57)【要約】
【目的】 バッファ層の形成なくして、漏れ電流及びバ
ックゲート効果の防止、不整合のないゲート電極の形
成、有効ゲート長の減少及びゲート抵抗の減少を達成で
きる電界効果トランジスタを提供すること。 【構成】 半絶縁性化合物の半導体基板２０と、この半
導体基板上に＜１１０＞の方向と所定の角度に傾斜され
て形成される絶縁膜２１と、前記半導体基板上の上部に
おいて開放されるとともに傾斜面及びこの傾斜面上部で
所定の間隔を持つ尖点を有する空隙と、この空隙により
分離形成される第１半導体層２２と、前記空隙の傾斜面
及び前記第１半導体層上方に形成される第２半導体層２
６と、この第２半導体層上に形成されるゲート電極２７
と、このゲート電極を間に隔てて前記第１半導体層上に
形成されるソース及びドレイン電極２８ａ，２８ｂとか
らなる構成。
ックゲート効果の防止、不整合のないゲート電極の形
成、有効ゲート長の減少及びゲート抵抗の減少を達成で
きる電界効果トランジスタを提供すること。 【構成】 半絶縁性化合物の半導体基板２０と、この半
導体基板上に＜１１０＞の方向と所定の角度に傾斜され
て形成される絶縁膜２１と、前記半導体基板上の上部に
おいて開放されるとともに傾斜面及びこの傾斜面上部で
所定の間隔を持つ尖点を有する空隙と、この空隙により
分離形成される第１半導体層２２と、前記空隙の傾斜面
及び前記第１半導体層上方に形成される第２半導体層２
６と、この第２半導体層上に形成されるゲート電極２７
と、このゲート電極を間に隔てて前記第１半導体層上に
形成されるソース及びドレイン電極２８ａ，２８ｂとか
らなる構成。
Description
【０００１】
【産業上の利用分野】この発明は、化合物半導体の電界
効果トランジスタに関し、さらに詳しくは、選択的エピ
タキシャル成長法で空隙を形成し、電極などの構成要素
間を自己整合に形成して高速動作できるように改良され
た金属−半導体の電界効果トランジスタ及びその製造方
法に関する。
効果トランジスタに関し、さらに詳しくは、選択的エピ
タキシャル成長法で空隙を形成し、電極などの構成要素
間を自己整合に形成して高速動作できるように改良され
た金属−半導体の電界効果トランジスタ及びその製造方
法に関する。
【０００２】
【従来の技術】最近の新しい半導体製造技術及び回路設
計などと共にＧａＡｓの工程技術が発達し、シリコンＳ
ｉに次ぐＧａＡｓのＩＣ技術が可能になった。
計などと共にＧａＡｓの工程技術が発達し、シリコンＳ
ｉに次ぐＧａＡｓのＩＣ技術が可能になった。
【０００３】情報化社会の発達は、超高速コンピュータ
ー、超高周波及び光通信分野に対する高性能の半導体装
置を要求するようになる。
ー、超高周波及び光通信分野に対する高性能の半導体装
置を要求するようになる。
【０００４】既存のシリコンＳｉを用いた素子ではこの
ような必要性を満足させることに技術的限界があるため
に、物質特性が優秀な化合物半導体に関する研究が活発
に進行されている。
ような必要性を満足させることに技術的限界があるため
に、物質特性が優秀な化合物半導体に関する研究が活発
に進行されている。
【０００５】前記化合物半導体中のＧａＡｓは、Ｓｉに
比べて固有の三つの長点を有している。すなわち、第一
に、ＧａＡｓは電子移動度が大きいので、与えられたデ
バイスの構造から直列抵抗が減る。第二に、ＧａＡｓは
与えられた電界からドリフトの速度が大きいのでデバイ
スの速度が向上される。そして第三に、ＧａＡｓは半絶
縁性の基板に作ることができる。
比べて固有の三つの長点を有している。すなわち、第一
に、ＧａＡｓは電子移動度が大きいので、与えられたデ
バイスの構造から直列抵抗が減る。第二に、ＧａＡｓは
与えられた電界からドリフトの速度が大きいのでデバイ
スの速度が向上される。そして第三に、ＧａＡｓは半絶
縁性の基板に作ることができる。
【０００６】このようなＧａＡｓの優秀な物質の特性を
用いて多くの種類の素子などが開発されている。例え
ば、金属−半導体電界効果トランジスタ（以下ＭＥＳＦ
ＥＴという）異種接合バイポーラトランジスタ、高電子
移動度トランジスタなどがそれである。
用いて多くの種類の素子などが開発されている。例え
ば、金属−半導体電界効果トランジスタ（以下ＭＥＳＦ
ＥＴという）異種接合バイポーラトランジスタ、高電子
移動度トランジスタなどがそれである。
【０００７】その中で最も大きな比重を占める技術は、
多数のキャリヤが金属−半導体接触間を伝送することに
なる前記ＭＥＳＦＥＴ分野である。
多数のキャリヤが金属−半導体接触間を伝送することに
なる前記ＭＥＳＦＥＴ分野である。
【０００８】通常のＭＥＳＦＥＴは、ＧａＡｓ素子など
の基本になる素子としてキャップ層にソース、ドレイン
電極をオームコンタクトさせ、その間にゲート電極をシ
ョットキーコンタクトさせてゲート電極に印加される電
圧により電流の流れを制御する。
の基本になる素子としてキャップ層にソース、ドレイン
電極をオームコンタクトさせ、その間にゲート電極をシ
ョットキーコンタクトさせてゲート電極に印加される電
圧により電流の流れを制御する。
【０００９】このような、ＭＥＳＦＥＴには多くの種類
がある。その中でＳｉなどの単原子層を形成して発生さ
れる２次元電子ガス（以下２ＤＥＧという）により低雑
音及び高速動作をするいわゆるδ注入ＭＥＳＦＥＴ（以
下δ−ＭＥＳＦＥＴという）を説明する。
がある。その中でＳｉなどの単原子層を形成して発生さ
れる２次元電子ガス（以下２ＤＥＧという）により低雑
音及び高速動作をするいわゆるδ注入ＭＥＳＦＥＴ（以
下δ−ＭＥＳＦＥＴという）を説明する。
【００１０】図２は、従来のδ−ＭＥＳＦＥＴの断面図
である。半絶縁性ＧａＡｓの基板１０上にアンドープト
またはｐ形ＧａＡｓのバッファ層１２、Ｓｉなどの単原
子層でδドーピングされたチャンネル層１４、アンドー
プトＧａＡｓのスペーサ層１６が順次的に形成されてい
る。
である。半絶縁性ＧａＡｓの基板１０上にアンドープト
またはｐ形ＧａＡｓのバッファ層１２、Ｓｉなどの単原
子層でδドーピングされたチャンネル層１４、アンドー
プトＧａＡｓのスペーサ層１６が順次的に形成されてい
る。
【００１１】前記スペーサ層１６の両側には、ｎ形の不
純物イオンが注入されたｎ+ 形のソース、ドレイン領域
１８がｐ形ＧａＡｓのバッファ層１２が若干侵犯される
ように形成されており、このソース、ドレイン領域１８
の上部にはソース及びドレイン電極１５，１７がオーム
接触を形成しており、前記ソース、ドレイン領域１８が
形成されていない前記スペーサ層１６の表面にはゲート
電極１３がショットキー接触を形成している。
純物イオンが注入されたｎ+ 形のソース、ドレイン領域
１８がｐ形ＧａＡｓのバッファ層１２が若干侵犯される
ように形成されており、このソース、ドレイン領域１８
の上部にはソース及びドレイン電極１５，１７がオーム
接触を形成しており、前記ソース、ドレイン領域１８が
形成されていない前記スペーサ層１６の表面にはゲート
電極１３がショットキー接触を形成している。
【００１２】このような、構造を持つδ−ＭＥＳＦＥＴ
の主要製造工程過程を説明する。出発材料は半絶縁性Ｇ
ａＡｓの基板である。
の主要製造工程過程を説明する。出発材料は半絶縁性Ｇ
ａＡｓの基板である。
【００１３】まず、前記半絶縁性ＧａＡｓの基板１０の
上にアンドープトまたはｐ形のＧａＡｓ層、すなわち、
バッファ層１２を数千Å成長させる。連続的に、Ｓｉな
どの単原子層の薄い（１００Å）アンドープトＧａＡｓ
層、すなわち、δドープト層１４及びアンドープトＧａ
Ａｓのスペーサ層１６を形成する。
上にアンドープトまたはｐ形のＧａＡｓ層、すなわち、
バッファ層１２を数千Å成長させる。連続的に、Ｓｉな
どの単原子層の薄い（１００Å）アンドープトＧａＡｓ
層、すなわち、δドープト層１４及びアンドープトＧａ
Ａｓのスペーサ層１６を形成する。
【００１４】これらの半導体層は分子ビームエピタキシ
ャル成長法（以下ＭＢＥという）または有機金属気相蒸
着（以下ＭＯＣＶＤという）などの技法を使ってエピタ
キシャル成長される。
ャル成長法（以下ＭＢＥという）または有機金属気相蒸
着（以下ＭＯＣＶＤという）などの技法を使ってエピタ
キシャル成長される。
【００１５】その次に、前記スペーサ層１６の表面にゲ
ート電極１３を形成し、このゲート電極１３の両側にＳ
ｉなどのｎ形の不純物を注入したあと熱処理してｎ+ 形
のソース、ドレイン領域１８を形成する。
ート電極１３を形成し、このゲート電極１３の両側にＳ
ｉなどのｎ形の不純物を注入したあと熱処理してｎ+ 形
のソース、ドレイン領域１８を形成する。
【００１６】続いて、前記ｎ+ 形のソース、ドレイン領
域１８上に通常のリフトオフの方法でソース及びドレイ
ン電極１５，１７を形成する。
域１８上に通常のリフトオフの方法でソース及びドレイ
ン電極１５，１７を形成する。
【００１７】このように製造される従来のδ−ＭＥＳＦ
ＥＴはソースとドレイン電極１５，１７にバイアス電圧
を印加した状態でゲート電極１３に電圧を印加すれば、
印加される電圧の強さによりチャンネル層１４の空乏領
域の厚さが変化してこのチャンネル層１４を通じて流れ
る電流の量を調節することにより、ソース、ドレイン間
の電流を制御する。
ＥＴはソースとドレイン電極１５，１７にバイアス電圧
を印加した状態でゲート電極１３に電圧を印加すれば、
印加される電圧の強さによりチャンネル層１４の空乏領
域の厚さが変化してこのチャンネル層１４を通じて流れ
る電流の量を調節することにより、ソース、ドレイン間
の電流を制御する。
【００１８】ところで、前述した従来のＭＥＳＦＥＴに
おいては、製造工程上、ゲート電極１３の形成は通常の
フォトリソグラフィ工程で形成しており、このような方
法は不整合のない正しい整列が難しいだけでなく構造上
のゲート抵抗に大きな問題点がある。
おいては、製造工程上、ゲート電極１３の形成は通常の
フォトリソグラフィ工程で形成しており、このような方
法は不整合のない正しい整列が難しいだけでなく構造上
のゲート抵抗に大きな問題点がある。
【００１９】ところで、前記バッファ層１２は、電子に
対する電位障壁を形成して高いエネルギーを持つ電子が
基板１０へ移るために発生される漏れ電流を防止する目
的に形成される。したがって不純物の濃度を１０14ions
／cm3 程度に低くして抵抗を大きくする必要がある。し
かし、δ−ＭＥＳＦＥＴの製造工程上一つのチャンバ内
で多数の層を形成しなければならないので、他の層など
にドーピングされる不純物により前記バッファ層１２の
不純物の濃度が高められて抵抗が低くなる。
対する電位障壁を形成して高いエネルギーを持つ電子が
基板１０へ移るために発生される漏れ電流を防止する目
的に形成される。したがって不純物の濃度を１０14ions
／cm3 程度に低くして抵抗を大きくする必要がある。し
かし、δ−ＭＥＳＦＥＴの製造工程上一つのチャンバ内
で多数の層を形成しなければならないので、他の層など
にドーピングされる不純物により前記バッファ層１２の
不純物の濃度が高められて抵抗が低くなる。
【００２０】したがって、低濃度の不純物及び数千Åの
厚さを持つ良質のバッファ層を結晶成長させることが難
しいという問題点がある。
厚さを持つ良質のバッファ層を結晶成長させることが難
しいという問題点がある。
【００２１】また、前記バッファ層１２は、集積回路内
の隣接する電極と半導体基板との間の電圧差により引き
起こされるチャンネルと半導体基板との間の不要の空乏
領域の形成により電流通路の幅が減少され、スレッショ
ルド電圧とソース抵抗Ｒs を増加させてしまうというバ
ックゲーティング効果を防止する目的もある。しかし、
バッファ層１２が存在しても、チャンネル層の電界の増
加によるバッファ層１２の漏れ電流、あるいは隣接素子
の電圧による影響を受けて、バックゲート効果の余地は
残っている。
の隣接する電極と半導体基板との間の電圧差により引き
起こされるチャンネルと半導体基板との間の不要の空乏
領域の形成により電流通路の幅が減少され、スレッショ
ルド電圧とソース抵抗Ｒs を増加させてしまうというバ
ックゲーティング効果を防止する目的もある。しかし、
バッファ層１２が存在しても、チャンネル層の電界の増
加によるバッファ層１２の漏れ電流、あるいは隣接素子
の電圧による影響を受けて、バックゲート効果の余地は
残っている。
【００２２】
【発明が解決しようとする課題】従って、この発明の目
的は、高抵抗を要求されるバッファ層の形成依存性を打
破し、チャンネル層と基板領域との間を分離させて漏れ
電流の発生を防止できる電界効果トランジスタを提供す
ることにある。
的は、高抵抗を要求されるバッファ層の形成依存性を打
破し、チャンネル層と基板領域との間を分離させて漏れ
電流の発生を防止できる電界効果トランジスタを提供す
ることにある。
【００２３】この発明の他の目的は、集積回路において
バックゲーティング効果を防止できる電界効果トランジ
スタを提供することにある。
バックゲーティング効果を防止できる電界効果トランジ
スタを提供することにある。
【００２４】この発明のさらに別の目的は、有効ゲート
長及びゲート抵抗を減らすことのできる電界効果トラン
ジスタを提供することにある。
長及びゲート抵抗を減らすことのできる電界効果トラン
ジスタを提供することにある。
【００２５】この発明の又他の目的は、ゲートの電極を
自己整列的に形成できる電界効果トランジスタを提供す
ることにある。
自己整列的に形成できる電界効果トランジスタを提供す
ることにある。
【００２６】
【課題を解決するための手段】前記目的を達成するため
に、発明に係る電界効果トランジスタは、半絶縁性化合
物の半導体基板と、この半導体基板上に＜１１０＞の方
向と所定の角度に傾斜されて形成される絶縁膜と、前記
半導体基板上の上部において開放されるとともに傾斜面
及びこの傾斜面上部で所定の間隔を持つ尖点を有する空
隙と、この空隙により分離形成される第１半導体層と、
前記空隙の傾斜面及び前記第１半導体層上方に形成され
る第２半導体層と、この第２半導体層上に形成されるゲ
ート電極と、このゲート電極を間に隔てて前記第１半導
体層上に形成されるソース及びドレイン電極とからなる
ことを特徴とする。
に、発明に係る電界効果トランジスタは、半絶縁性化合
物の半導体基板と、この半導体基板上に＜１１０＞の方
向と所定の角度に傾斜されて形成される絶縁膜と、前記
半導体基板上の上部において開放されるとともに傾斜面
及びこの傾斜面上部で所定の間隔を持つ尖点を有する空
隙と、この空隙により分離形成される第１半導体層と、
前記空隙の傾斜面及び前記第１半導体層上方に形成され
る第２半導体層と、この第２半導体層上に形成されるゲ
ート電極と、このゲート電極を間に隔てて前記第１半導
体層上に形成されるソース及びドレイン電極とからなる
ことを特徴とする。
【００２７】上記電界効果トランジスタにおいて、前記
半絶縁性化合物の半導体基板はＧａＡｓ，ＩｎＰまたは
ＧａＰのいずれか一つにより形成されることができ、ま
た、前記半導体基板は結晶面が＜１００＞，＜０１０＞
あるいは＜００１＞のいずれかに形成されるこができ、
また、前記絶縁膜は＜１１０＞の方向と２０〜３０°の
角度を持つように形成されることができる。
半絶縁性化合物の半導体基板はＧａＡｓ，ＩｎＰまたは
ＧａＰのいずれか一つにより形成されることができ、ま
た、前記半導体基板は結晶面が＜１００＞，＜０１０＞
あるいは＜００１＞のいずれかに形成されるこができ、
また、前記絶縁膜は＜１１０＞の方向と２０〜３０°の
角度を持つように形成されることができる。
【００２８】また、上記電界効果トランジスタにおい
て、前記第１半導体層はｎ+ 形のＧａＡｓ層であること
ができ、前記第２半導体層はｎ形のＧａＡｓ層であるこ
とができ、また、第１半導体層はソース、ドレイン領域
として、第２半導体層はチャンネル層として作用すると
することができる。
て、前記第１半導体層はｎ+ 形のＧａＡｓ層であること
ができ、前記第２半導体層はｎ形のＧａＡｓ層であるこ
とができ、また、第１半導体層はソース、ドレイン領域
として、第２半導体層はチャンネル層として作用すると
することができる。
【００２９】また、前記目的を達成するために、本発明
に係る電界効果トランジスタの製造方法においては、半
絶縁性化合物の半導体基板上に＜１１０＞方向と所定の
角を持つように絶縁膜を形成する第１工程と、前記絶縁
膜をマスクとして前記半導体基板上に選択的エピタキシ
ャル成長を実施して絶縁膜上に形成される空隙により分
離されるように第１半導体層を形成する第２工程と、前
記第１半導体層上に第１開口部を持つ窒化膜及び酸化膜
を順に形成する第３工程と、前記第１開口部を通じて前
記酸化膜下の窒化膜をエッチングして前記第１開口部よ
りもっと広く第２開口部を形成する第４工程と、前記第
１半導体層が成す傾斜面の全面にエピタキシャル成長に
より前記傾斜面の表面及び第２開口部のうちに完全に満
たされるように第２半導体層を形成する第５工程と、前
記第１開口部を通じて露出されている前記第２半導体層
及び酸化膜上に金属を蒸着し、パターニングしてゲート
電極を形成する第６工程と、前記窒化膜及び酸化膜を除
去し、その結果的構造上に金属を蒸着して前記ゲート電
極両側の第１半導体層の上にソース、ドレイン電極を形
成する第７工程とを含むことを特徴とする。
に係る電界効果トランジスタの製造方法においては、半
絶縁性化合物の半導体基板上に＜１１０＞方向と所定の
角を持つように絶縁膜を形成する第１工程と、前記絶縁
膜をマスクとして前記半導体基板上に選択的エピタキシ
ャル成長を実施して絶縁膜上に形成される空隙により分
離されるように第１半導体層を形成する第２工程と、前
記第１半導体層上に第１開口部を持つ窒化膜及び酸化膜
を順に形成する第３工程と、前記第１開口部を通じて前
記酸化膜下の窒化膜をエッチングして前記第１開口部よ
りもっと広く第２開口部を形成する第４工程と、前記第
１半導体層が成す傾斜面の全面にエピタキシャル成長に
より前記傾斜面の表面及び第２開口部のうちに完全に満
たされるように第２半導体層を形成する第５工程と、前
記第１開口部を通じて露出されている前記第２半導体層
及び酸化膜上に金属を蒸着し、パターニングしてゲート
電極を形成する第６工程と、前記窒化膜及び酸化膜を除
去し、その結果的構造上に金属を蒸着して前記ゲート電
極両側の第１半導体層の上にソース、ドレイン電極を形
成する第７工程とを含むことを特徴とする。
【００３０】上記製造方法において、前記絶縁膜は＜１
１０＞の方向と２０〜３０°の角度を持つように形成さ
れることができ、また、前記絶縁膜は選択エピタキシ工
程のときマスクで作用するＳｉＯ2 膜あるいはＳｉ3 Ｎ
4 膜のいずれかに形成されることができ、また、前記第
１半導体層は選択ＭＯＣＶＤ中の一つの方法で形成され
ることができる。
１０＞の方向と２０〜３０°の角度を持つように形成さ
れることができ、また、前記絶縁膜は選択エピタキシ工
程のときマスクで作用するＳｉＯ2 膜あるいはＳｉ3 Ｎ
4 膜のいずれかに形成されることができ、また、前記第
１半導体層は選択ＭＯＣＶＤ中の一つの方法で形成され
ることができる。
【００３１】また、上記製造方法において、前記空隙
は、前記第１半導体層の形成のとき形成されるため、こ
の空隙の上部は所定の尖点間隔を持つように形成され、
この尖点間隔は０．５〜１．５μm で形成されるとよ
い。
は、前記第１半導体層の形成のとき形成されるため、こ
の空隙の上部は所定の尖点間隔を持つように形成され、
この尖点間隔は０．５〜１．５μm で形成されるとよ
い。
【００３２】また、上記製造方法において、前記酸化膜
及び窒化膜は、スパッタリング法で連続して形成され、
また、前記窒化膜の厚さは０．１〜０．３μm で形成さ
れ、また、前記第２開口部の形成は前記酸化膜と窒化膜
が十分なエッチングの選択比を持つ状態から等方性の乾
式エッチング方法で形成され、また、前記第２開口部の
エッチングの幅は、両方に０．１〜０．３μm で形成さ
れ、また、前記第１開口部の全体の幅が前記空隙の尖点
間隔と同一に形成されるようにするとよい。
及び窒化膜は、スパッタリング法で連続して形成され、
また、前記窒化膜の厚さは０．１〜０．３μm で形成さ
れ、また、前記第２開口部の形成は前記酸化膜と窒化膜
が十分なエッチングの選択比を持つ状態から等方性の乾
式エッチング方法で形成され、また、前記第２開口部の
エッチングの幅は、両方に０．１〜０．３μm で形成さ
れ、また、前記第１開口部の全体の幅が前記空隙の尖点
間隔と同一に形成されるようにするとよい。
【００３３】
【作用】このような構成を有しているこの発明において
は、チャンネル層の下に形成された空隙により半導体基
板とチャンネル層が分離されるため、従来のバッファ層
への漏れ電流及びバックゲートの効果を防止する。ま
た、自己整列でゲート電極が形成されて、不整合の発生
なくチャンネル層の上にゲート電極を容易に位置させる
ことができるとともに、素子の特性にとって非常に重要
な有効ゲート長を減少させることができる。さらに、製
造工程上のゲート電極の形状をＴ字形に形成することに
より、入力寄生容量の誘発なく広く形成させることがで
きる。また、このようなゲート電極上に伝導性が大きな
オーム金属が蒸着されることにより、ゲートの全体抵抗
を減少できる。
は、チャンネル層の下に形成された空隙により半導体基
板とチャンネル層が分離されるため、従来のバッファ層
への漏れ電流及びバックゲートの効果を防止する。ま
た、自己整列でゲート電極が形成されて、不整合の発生
なくチャンネル層の上にゲート電極を容易に位置させる
ことができるとともに、素子の特性にとって非常に重要
な有効ゲート長を減少させることができる。さらに、製
造工程上のゲート電極の形状をＴ字形に形成することに
より、入力寄生容量の誘発なく広く形成させることがで
きる。また、このようなゲート電極上に伝導性が大きな
オーム金属が蒸着されることにより、ゲートの全体抵抗
を減少できる。
【００３４】
【実施例】以下、添付した図面を参照してこの発明によ
る一実施例を詳細に説明する。
る一実施例を詳細に説明する。
【００３５】図１（ａ）〜（ｆ）は前記実施例による空
隙の構造を持つＭＥＳＦＥＴの製造工程の断面図であ
る。
隙の構造を持つＭＥＳＦＥＴの製造工程の断面図であ
る。
【００３６】製造方法を説明する前に、この実施例の結
果的構造を示す図１（ｆ）の断面図を参照する。出発材
料として結晶面が（００１）である半絶縁性ＧａＡｓの
基板２０と、このＧａＡｓの基板２０の表面に＜１１０
＞の方向へ２０〜３０°の方向に傾斜された絶縁膜２１
が形成されている。この絶縁膜２１は例えば、ＳｉＯ2
またはＳｉ3 Ｎ4 により形成されており、厚さ０．０５
〜０．１μm 、幅１．０〜２．０μm で形成されてい
る。
果的構造を示す図１（ｆ）の断面図を参照する。出発材
料として結晶面が（００１）である半絶縁性ＧａＡｓの
基板２０と、このＧａＡｓの基板２０の表面に＜１１０
＞の方向へ２０〜３０°の方向に傾斜された絶縁膜２１
が形成されている。この絶縁膜２１は例えば、ＳｉＯ2
またはＳｉ3 Ｎ4 により形成されており、厚さ０．０５
〜０．１μm 、幅１．０〜２．０μm で形成されてい
る。
【００３７】前記ＧａＡｓの基板２０の上部に０．３〜
０．８μm 厚さのｎ+ 形のＧａＡｓ層２２が形成されて
いる。このｎ+ 形のＧａＡｓ層２２は絶縁膜２１の上部
には形成されず、傾斜面を持ち、これら２つの傾斜面に
より成る上部尖点間の間隔が０．５〜１．５nmの程度に
開けられている。また、このｎ+ 形のＧａＡｓ層２２は
ＭＥＳＦＥＴのソース、ドレイン領域になる。このｎ+
形のＧａＡｓ層２２にはその内部に断面形状が三角形状
の空隙２３が形成されており、離隔された二つのｎ+ 形
のＧａＡｓ層２２により、ソース、ドレイン領域を形成
している。また、内部に空隙構造を持つ前記ｎ+ 形のＧ
ａＡｓ層２２の傾斜面上の全体にわたってｎ形のＧａＡ
ｓのチャンネル層２６が形成されている。前記チャンネ
ル層２６の上にはＴ字形のゲート電極２７がショットキ
ー接触に形成されており、このゲート電極２７の上には
伝導性が大きなオーム金属２８が形成される。そして、
ゲート電極２７を間に隔てたＧａＡｓ層２２上に、すな
わちゲート電極２７を除くＧａＡｓ層２２上にソース及
びドレイン電極２８ａ，２８ｂがオーム接触を形成して
いる。
０．８μm 厚さのｎ+ 形のＧａＡｓ層２２が形成されて
いる。このｎ+ 形のＧａＡｓ層２２は絶縁膜２１の上部
には形成されず、傾斜面を持ち、これら２つの傾斜面に
より成る上部尖点間の間隔が０．５〜１．５nmの程度に
開けられている。また、このｎ+ 形のＧａＡｓ層２２は
ＭＥＳＦＥＴのソース、ドレイン領域になる。このｎ+
形のＧａＡｓ層２２にはその内部に断面形状が三角形状
の空隙２３が形成されており、離隔された二つのｎ+ 形
のＧａＡｓ層２２により、ソース、ドレイン領域を形成
している。また、内部に空隙構造を持つ前記ｎ+ 形のＧ
ａＡｓ層２２の傾斜面上の全体にわたってｎ形のＧａＡ
ｓのチャンネル層２６が形成されている。前記チャンネ
ル層２６の上にはＴ字形のゲート電極２７がショットキ
ー接触に形成されており、このゲート電極２７の上には
伝導性が大きなオーム金属２８が形成される。そして、
ゲート電極２７を間に隔てたＧａＡｓ層２２上に、すな
わちゲート電極２７を除くＧａＡｓ層２２上にソース及
びドレイン電極２８ａ，２８ｂがオーム接触を形成して
いる。
【００３８】このような構造を持つＭＥＳＦＥＴにおい
て、チャンネル層２６の下にソース、ドレイン領域２２
を形成する際、意図するように形成された空隙２３がチ
ャンネル層２６と半導体基板２０との間を電気的に完全
に分離している。
て、チャンネル層２６の下にソース、ドレイン領域２２
を形成する際、意図するように形成された空隙２３がチ
ャンネル層２６と半導体基板２０との間を電気的に完全
に分離している。
【００３９】したがって、この空隙２３は図示しない隣
接素子の電極と半導体基板２０との間の電圧差の発生余
地を無くす。すなわち、チャンネル層２６と基板２０と
の間に不要の空乏領域が形成されることを防止して、バ
ックゲートの効果を防止する。
接素子の電極と半導体基板２０との間の電圧差の発生余
地を無くす。すなわち、チャンネル層２６と基板２０と
の間に不要の空乏領域が形成されることを防止して、バ
ックゲートの効果を防止する。
【００４０】この実施例のＭＥＳＦＥＴは図１（ａ）〜
（ｆ）に示される製造工程図に関して以下に説明する製
造方法から、さらに明確に理解されることができるもの
である。
（ｆ）に示される製造工程図に関して以下に説明する製
造方法から、さらに明確に理解されることができるもの
である。
【００４１】まず図１（ａ）に示すように、結晶面（１
１０）である半絶縁性ＧａＡｓの基板２０上にＳｉＯ2
またはＳｉ3 Ｎ4 のいずれかにより絶縁膜２１を５００
〜１０００Å程度の厚さに沈積する。次に、フォトリソ
グラフィの工程で絶縁層２１をＧａＡｓ基板２０の＜１
１０＞の方向と２０〜３０°傾斜して１．０〜２．０μ
m 程度の幅を持つように形成する。この絶縁膜２１の幅
は後続工程で形成される空隙２３の高さを決めることに
なる。
１０）である半絶縁性ＧａＡｓの基板２０上にＳｉＯ2
またはＳｉ3 Ｎ4 のいずれかにより絶縁膜２１を５００
〜１０００Å程度の厚さに沈積する。次に、フォトリソ
グラフィの工程で絶縁層２１をＧａＡｓ基板２０の＜１
１０＞の方向と２０〜３０°傾斜して１．０〜２．０μ
m 程度の幅を持つように形成する。この絶縁膜２１の幅
は後続工程で形成される空隙２３の高さを決めることに
なる。
【００４２】その次に、前記絶縁膜２１が形成されてい
ないＧａＡｓの基板２０の上部に選択ＭＯＣＶＤ方法で
＜１１０＞の方向へ２０〜３０°の角をあたえて選択的
に結晶成長したｎ+ 形のＧａＡｓ層２２、すなわち、ソ
ース、ドレイン領域を形成する。
ないＧａＡｓの基板２０の上部に選択ＭＯＣＶＤ方法で
＜１１０＞の方向へ２０〜３０°の角をあたえて選択的
に結晶成長したｎ+ 形のＧａＡｓ層２２、すなわち、ソ
ース、ドレイン領域を形成する。
【００４３】このとき、結晶成長で形成されたｎ+ 形の
ＧａＡｓ層２２は、その内部に断面の形状が三角形状の
空隙２３が形成され、離隔された二つのｎ+ 形のＧａＡ
ｓ層が形成されている。換言すれば、前記絶縁膜２１が
選択エピタキシャル成長工程のときマスクとして用いら
れ、ｎ+ 形のＧａＡｓ層２２は絶縁膜２１の上部には形
成されず、傾斜面を持つようにＧａＡｓの基板２０の上
に形成される。
ＧａＡｓ層２２は、その内部に断面の形状が三角形状の
空隙２３が形成され、離隔された二つのｎ+ 形のＧａＡ
ｓ層が形成されている。換言すれば、前記絶縁膜２１が
選択エピタキシャル成長工程のときマスクとして用いら
れ、ｎ+ 形のＧａＡｓ層２２は絶縁膜２１の上部には形
成されず、傾斜面を持つようにＧａＡｓの基板２０の上
に形成される。
【００４４】前記傾斜面が形成される空隙２３の上部の
尖点間隔ｄは０．５〜１．５μm の程度に形成される。
このように形成されるｎ+ 形のＧａＡｓ層２２の厚さ
は、０．３〜０．８μm の程度に形成される。
尖点間隔ｄは０．５〜１．５μm の程度に形成される。
このように形成されるｎ+ 形のＧａＡｓ層２２の厚さ
は、０．３〜０．８μm の程度に形成される。
【００４５】前記ｎ+ 形のＧａＡｓ層２２を形成した
後、このＧａＡｓ層２２の上面に、図１（ｂ）に示すご
とく、通常のスパッタリング法で窒化膜（Ｓｉ3 Ｎ4 ）
２４及び酸化膜（ＳｉＯ2 ）２５を順に形成する。
後、このＧａＡｓ層２２の上面に、図１（ｂ）に示すご
とく、通常のスパッタリング法で窒化膜（Ｓｉ3 Ｎ4 ）
２４及び酸化膜（ＳｉＯ2 ）２５を順に形成する。
【００４６】ところでスパッタリング法は、その特性
上、積層面の上に垂直になるように形成されるので、空
隙２３内の絶縁膜２１上に窒化膜２４ａ及び酸化膜２５
ａを形成して、前記ｎ+ 形のＧａＡｓ層２２の上に空隙
の尖点間隔ｄだけの大きさを持つ開口部３２を形成する
ことになる。
上、積層面の上に垂直になるように形成されるので、空
隙２３内の絶縁膜２１上に窒化膜２４ａ及び酸化膜２５
ａを形成して、前記ｎ+ 形のＧａＡｓ層２２の上に空隙
の尖点間隔ｄだけの大きさを持つ開口部３２を形成する
ことになる。
【００４７】前記窒化膜２４の厚さは以下に説明される
チャンネル層２６の厚さを決めるのにともない、素子の
特性を考慮して適切に決めることができる。望ましく
は、０．１〜０．３μm の厚さで形成する。
チャンネル層２６の厚さを決めるのにともない、素子の
特性を考慮して適切に決めることができる。望ましく
は、０．１〜０．３μm の厚さで形成する。
【００４８】次に、図１（ｃ）に示すごとく、乾式エッ
チングの方法で等方エッチングを実施すれば、酸化膜２
５の下の窒化膜開口部３４が酸化膜開口部３２よりもっ
と広くエッチングされる。これは窒化膜２４が酸化膜２
５と十分なエッチング選択比を有しているので可能であ
る。再び言うと、窒化膜２４は酸化膜２５より３〜５倍
程度速くエッチングされる。エッチングされた窒化膜開
口部３４の幅はチャンネル層の長さを決定し、その上の
酸化膜開口部３２の幅はゲートの長さを決めることにな
る。なお、前記窒化膜開口部３４のエッチング幅は両方
に０．１〜０．３μm とする。チャンネル層及びゲート
に対しては後述する。
チングの方法で等方エッチングを実施すれば、酸化膜２
５の下の窒化膜開口部３４が酸化膜開口部３２よりもっ
と広くエッチングされる。これは窒化膜２４が酸化膜２
５と十分なエッチング選択比を有しているので可能であ
る。再び言うと、窒化膜２４は酸化膜２５より３〜５倍
程度速くエッチングされる。エッチングされた窒化膜開
口部３４の幅はチャンネル層の長さを決定し、その上の
酸化膜開口部３２の幅はゲートの長さを決めることにな
る。なお、前記窒化膜開口部３４のエッチング幅は両方
に０．１〜０．３μm とする。チャンネル層及びゲート
に対しては後述する。
【００４９】続いて図１（ｄ）に示すごとく、ＭＢＥま
たはＭＯＣＶＤ法によりｎ形のＧａＡｓ層、すなわち、
チャンネル層２６を形成する。このチャンネル層２６は
形成過程からｎ形のＧａＡｓ層２２が形成する空隙２３
の傾斜面の全面上に成長される。結晶成長の進行により
空隙２３の尖点間隔ｄを埋めて、さらに成長させて前記
窒化膜開口部３４のうちに完全に埋め合わせるまで選択
ＭＯＣＶＤを成長する。
たはＭＯＣＶＤ法によりｎ形のＧａＡｓ層、すなわち、
チャンネル層２６を形成する。このチャンネル層２６は
形成過程からｎ形のＧａＡｓ層２２が形成する空隙２３
の傾斜面の全面上に成長される。結晶成長の進行により
空隙２３の尖点間隔ｄを埋めて、さらに成長させて前記
窒化膜開口部３４のうちに完全に埋め合わせるまで選択
ＭＯＣＶＤを成長する。
【００５０】前記チャンネル層２６の形成が終わった後
の結果的構造を見ると、窒化膜開口部３４にチャンネル
層２６が満ちておるとともに、酸化膜開口部３２を通じ
て露出されている。
の結果的構造を見ると、窒化膜開口部３４にチャンネル
層２６が満ちておるとともに、酸化膜開口部３２を通じ
て露出されている。
【００５１】この状態から、図１（ｅ）に示すごとく、
酸化膜２５及びチャンネル層２６の上にＴｉ／Ｐｔ／Ａ
ｕ，またはＡｌ，またはＰｔなどを蒸着しパターニング
してＴ字形のゲート電極２７を形成する。
酸化膜２５及びチャンネル層２６の上にＴｉ／Ｐｔ／Ａ
ｕ，またはＡｌ，またはＰｔなどを蒸着しパターニング
してＴ字形のゲート電極２７を形成する。
【００５２】ここで、ゲート電極２７は、前記酸化膜開
口部３２を通じてチャンネル層２６の上部に自己整合的
に形成されてショットキー接触を形成している。したが
って、自己整列による不整合の発生なくチャンネル層２
６の上にゲート電極２７を容易に位置させることができ
る。そして、このように、形成されるゲート電極２７の
長さは、既に言及された前記酸化膜開口部３２の幅によ
り決まるので、素子の特性にとって非常に重要な短い有
効ゲート長の形成が容易である。また、製造工程上、ゲ
ート電極２７は、自己整列的に形成されて、その形状が
Ｔ字形に形成される。このＴ字形のゲート電極の構造
は、寄生容量の誘発なく短い有効ゲート長を達成しなが
ら、同時にその大きさに、広く形成される。
口部３２を通じてチャンネル層２６の上部に自己整合的
に形成されてショットキー接触を形成している。したが
って、自己整列による不整合の発生なくチャンネル層２
６の上にゲート電極２７を容易に位置させることができ
る。そして、このように、形成されるゲート電極２７の
長さは、既に言及された前記酸化膜開口部３２の幅によ
り決まるので、素子の特性にとって非常に重要な短い有
効ゲート長の形成が容易である。また、製造工程上、ゲ
ート電極２７は、自己整列的に形成されて、その形状が
Ｔ字形に形成される。このＴ字形のゲート電極の構造
は、寄生容量の誘発なく短い有効ゲート長を達成しなが
ら、同時にその大きさに、広く形成される。
【００５３】最後に図１（ｆ）に示すごとく、窒化膜２
４及び酸化膜２５を除去し、その結果として得られる構
造上にＡｕＧｅ／Ｎｉ／Ａｕなどを蒸着すれば、ゲート
電極２７の上部及びゲート電極２７の両側のｎ+ 形のＧ
ａＡｓ層２２の上部に、オーム接触するソース，ドレイ
ン電極２８ａ，２８ｂが形成される。
４及び酸化膜２５を除去し、その結果として得られる構
造上にＡｕＧｅ／Ｎｉ／Ａｕなどを蒸着すれば、ゲート
電極２７の上部及びゲート電極２７の両側のｎ+ 形のＧ
ａＡｓ層２２の上部に、オーム接触するソース，ドレイ
ン電極２８ａ，２８ｂが形成される。
【００５４】この実施例は、半導体基板を（１００）の
結晶面を持つＧａＡｓとして述べているが、（００
１），（０１０）などの結晶面を持つことができ、ま
た、ＩｎＰ及びＧａＡｓなどの他の化合物半導体によっ
ても実施できる。
結晶面を持つＧａＡｓとして述べているが、（００
１），（０１０）などの結晶面を持つことができ、ま
た、ＩｎＰ及びＧａＡｓなどの他の化合物半導体によっ
ても実施できる。
【００５５】以上説明したようにこの発明においては、
絶縁膜が形成された半絶縁性の半導体基板の上に結晶方
向による結晶成長の特性を用いてソース，ドレイン領域
が傾斜面を持つように形成し、このソース，ドレイン領
域の傾斜面により形成された空隙の上部にチャンネル層
及びゲート電極を自己整列的に形成して空隙によりチャ
ンネル層と半導体基板とを電気的に分離されるようにし
ている。
絶縁膜が形成された半絶縁性の半導体基板の上に結晶方
向による結晶成長の特性を用いてソース，ドレイン領域
が傾斜面を持つように形成し、このソース，ドレイン領
域の傾斜面により形成された空隙の上部にチャンネル層
及びゲート電極を自己整列的に形成して空隙によりチャ
ンネル層と半導体基板とを電気的に分離されるようにし
ている。
【００５６】
【発明の効果】従って、この発明により、バッファ層の
形成なくして、漏れ電流及びバックゲート効果の防止、
不整合のないゲート電極の形成、有効ゲート長の減少及
びゲート抵抗の減少を達成でき、高速の電界効果トラン
ジスタを実現することができる。
形成なくして、漏れ電流及びバックゲート効果の防止、
不整合のないゲート電極の形成、有効ゲート長の減少及
びゲート抵抗の減少を達成でき、高速の電界効果トラン
ジスタを実現することができる。
【図１】図１（ａ）〜（ｆ）は、この発明の一実施例に
よる金属−半導体の電界効果トランジスタの製造工程図
である。
よる金属−半導体の電界効果トランジスタの製造工程図
である。
【図２】従来の金属−半導体の電界効果トランジスタの
断面図である。
断面図である。
２０ 基板 ２１ 絶縁膜 ２２ ＧａＡｓ層 ２３ 空隙 ２６ チャンネル層 ２７ ゲート電極 ２８ａ ソース電極 ２８ｂ ドレイン電極
Claims (18)
- 【請求項１】 半絶縁性化合物の半導体基板と、この半
導体基板上に＜１１０＞の方向と所定の角度に傾斜され
て形成される絶縁膜と、前記半導体基板上の上部におい
て開放されるとともに傾斜面及びこの傾斜面上部で所定
の間隔を持つ尖点を有する空隙と、この空隙により分離
形成される第１半導体層と、前記空隙の傾斜面及び前記
第１半導体層上方に形成される第２半導体層と、この第
２半導体層上に形成されるゲート電極と、このゲート電
極を間に隔てて前記第１半導体層上に形成されるソース
及びドレイン電極とからなることを特徴とする電界効果
トランジスタ。 - 【請求項２】 前記半絶縁性化合物の半導体基板は、Ｇ
ａＡｓ，ＩｎＰまたはＧａＰのいずれか一つにより形成
されることを特徴とする請求項１記載の電界効果トラン
ジスタ。 - 【請求項３】 前記半導体基板は、結晶面が＜１００
＞，＜０１０＞あるいは＜００１＞のいずれかに形成さ
れることを特徴とする請求項１記載の電界効果トランジ
スタ。 - 【請求項４】 前記絶縁膜は、＜１１０＞の方向と２０
〜３０°の角度を持つように形成されることを特徴とす
る請求項１記載の電界効果トランジスタ。 - 【請求項５】 前記第１半導体層は、ｎ+ 形のＧａＡｓ
層であることを特徴とする請求項１記載の電界効果トラ
ンジスタ。 - 【請求項６】 前記第２半導体層は、ｎ形のＧａＡｓ層
であること特徴とする請求項１記載の電界効果トランジ
スタ。 - 【請求項７】 第１半導体層はソース、ドレイン領域と
して、第２半導体層はチャンネル層として作用すること
を特徴とする請求項１記載の電界効果トランジスタ。 - 【請求項８】 半絶縁性化合物の半導体基板上に＜１１
０＞方向と所定の角を持つように絶縁膜を形成する第１
工程と、前記絶縁膜をマスクとして前記半導体基板上に
選択的エピタキシャル成長を実施して絶縁膜上に形成さ
れる空隙により分離されるように第１半導体層を形成す
る第２工程と、前記第１半導体層上に第１開口部を持つ
窒化膜及び酸化膜を順に形成する第３工程と、前記第１
開口部を通じて前記酸化膜下の窒化膜をエッチングして
前記第１開口部よりもっと広く第２開口部を形成する第
４工程と、前記第１半導体層が成す傾斜面の全面にエピ
タキシャル成長により前記傾斜面の表面及び第２開口部
のうちに完全に満たされるように第２半導体層を形成す
る第５工程と、前記第１開口部を通じて露出されている
前記第２半導体層及び酸化膜上に金属を蒸着し、パター
ニングしてゲート電極を形成する第６工程と、前記窒化
膜及び酸化膜を除去し、その結果的構造上に金属を蒸着
して前記ゲート電極両側の第１半導体層の上にソース、
ドレイン電極を形成する第７工程とを含むことを特徴と
する電界効果トランジスタの製造方法。 - 【請求項９】 前記絶縁膜は、＜１１０＞の方向と２０
〜３０°の角度を持つように形成されることを特徴とす
る請求項８記載のトランジスタの製造方法。 - 【請求項１０】 前記絶縁膜は、選択エピタキシ工程の
とき、マスクで作用するＳｉＯ2 膜あるいはＳｉ3 Ｎ4
膜のいずれかに形成されることを特徴とする請求項８記
載のトランジスタの製造方法。 - 【請求項１１】 前記第１半導体層は、選択ＭＯＣＶＤ
中の一つの方法で形成されることを特徴とする請求項８
記載の電界効果トランジスタの製造方法。 - 【請求項１２】 前記空隙は、前記第１半導体層の形成
のとき形成されるため、この空隙の上部は所定の尖点間
隔を持つように形成されることを特徴とする請求項８記
載の電界効果トランジスタの製造方法。 - 【請求項１３】 前記尖点間隔は、０．５〜１．５μm
で形成されることを特徴とする請求項１２の電界効果ト
ランジスタの製造方法。 - 【請求項１４】 前記酸化膜及び窒化膜は、スパッタリ
ング法で連続して形成されることを特徴とする請求項８
記載の電界効果トランジスタの製造方法。 - 【請求項１５】 前記窒化膜の厚さは、０．１〜０．３
μm で形成されることを特徴とする請求項８または１４
記載の電界効果トランジスタの製造方法。 - 【請求項１６】 前記第２開口部の形成は、前記酸化膜
と窒化膜が十分なエッチングの選択比を持つ状態から等
方性の乾式エッチング方法で形成されることを特徴とす
る請求項８記載の電界効果トランジスタの製造方法。 - 【請求項１７】 前記第２開口部のエッチングの幅は、
両方に０．１〜０．３μm で形成されることを特徴とす
る請求項８または１６記載の電界効果トランジスタの製
造方法。 - 【請求項１８】 前記第１開口部の全体の幅が前記空隙
の尖点間隔と同一に形成されることを特徴とする請求項
８記載の電界効果トランジスタの製造方法。
Applications Claiming Priority (3)
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|---|---|---|---|
| KR1992-4436 | 1992-03-18 | ||
| KR1019920004436A KR930020737A (ko) | 1992-03-18 | 1992-03-18 | 전계효과 트랜지스터 및 그 제조방법 |
| US08/223,781 US5397907A (en) | 1992-03-18 | 1994-04-06 | Field effect transistor and fabricating method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613411A true JPH0613411A (ja) | 1994-01-21 |
| JPH0817186B2 JPH0817186B2 (ja) | 1996-02-21 |
Family
ID=26628992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5059078A Expired - Fee Related JPH0817186B2 (ja) | 1992-03-18 | 1993-03-18 | 電界効果トランジスタの製造方法 |
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| Country | Link |
|---|---|
| US (2) | US5336626A (ja) |
| JP (1) | JPH0817186B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100683085B1 (ko) * | 2002-04-17 | 2007-02-15 | 산요덴키가부시키가이샤 | 반도체 스위치 회로 장치 및 그 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432119A (en) * | 1994-01-31 | 1995-07-11 | Hughes Aircraft Company | High yield electron-beam gate fabrication method for sub-micron gate FETS |
| DE69834096T2 (de) * | 1997-09-03 | 2007-01-04 | Koninklijke Philips Electronics N.V. | Verfahren zur herstellung einer halbleiteranordnung mit schottky-übergang |
| US6853072B2 (en) * | 2002-04-17 | 2005-02-08 | Sanyo Electric Co., Ltd. | Semiconductor switching circuit device and manufacturing method thereof |
| US7101742B2 (en) * | 2003-08-12 | 2006-09-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained channel complementary field-effect transistors and methods of manufacture |
| JP4850392B2 (ja) * | 2004-02-17 | 2012-01-11 | 三洋電機株式会社 | 半導体装置の製造方法 |
| JP4443379B2 (ja) * | 2004-10-26 | 2010-03-31 | 三洋電機株式会社 | 半導体装置の製造方法 |
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| JP4873517B2 (ja) * | 2004-10-28 | 2012-02-08 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその製造方法 |
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| JPS63281474A (ja) * | 1987-05-14 | 1988-11-17 | Nec Corp | 半導体装置 |
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-
1993
- 1993-03-18 US US08/033,745 patent/US5336626A/en not_active Expired - Lifetime
- 1993-03-18 JP JP5059078A patent/JPH0817186B2/ja not_active Expired - Fee Related
-
1994
- 1994-04-06 US US08/223,781 patent/US5397907A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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| US5336626A (en) | 1994-08-09 |
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