JPS61161772A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は化合物半導体を用いたｐ＋ｎ接合ゲート電界効
果トランジスタの製造方法に関するものである。
果トランジスタの製造方法に関するものである。
（従来技術とその問題点）
化合物半導体例えば第５図に示すような高抵抗基板ｌ上
にｎ型層 ａ Ａ Ｓ能動層２が形成され、ゲート電極
３をはさんでその両側にソース電極４とドレイン電極５
が設けられたＧ ａ Ａ ｓシ言ットキ型電界効果トラ
ンジスタは高いキャリア移動度のため高速トランジスタ
として用いられている。また第６図に示すようなペテロ
接合を用いた電界効果トランジスタは近年その高速性、
特に低温におけるいっそうの高速性により注目されてい
るものである。
にｎ型層 ａ Ａ Ｓ能動層２が形成され、ゲート電極
３をはさんでその両側にソース電極４とドレイン電極５
が設けられたＧ ａ Ａ ｓシ言ットキ型電界効果トラ
ンジスタは高いキャリア移動度のため高速トランジスタ
として用いられている。また第６図に示すようなペテロ
接合を用いた電界効果トランジスタは近年その高速性、
特に低温におけるいっそうの高速性により注目されてい
るものである。
この半導体装置の構造は、基本的にＦｉ高抵抗基板１１
上に、第１の半導体層１２とそれより電子親和力の小さ
い第２の半導体層１３とのへテロ接合が形成され、ゲー
ト電極１４をはさんでその両側にソース電極１５とドレ
イン電極１６が設けられたものである。
上に、第１の半導体層１２とそれより電子親和力の小さ
い第２の半導体層１３とのへテロ接合が形成され、ゲー
ト電極１４をはさんでその両側にソース電極１５とドレ
イン電極１６が設けられたものである。
以上のよりな電界効果トランジスタの高性能化をはかる
構造として特開昭５９−２２３６７号公報において第４
図に示すようＫＰ＋半導体層と金属電極によりゲートが
形成された電界効果トランジスタが考えられた。この構
造によりソース抵抗は低減し、ゲート耐圧は大きくなシ
すぐれた特性が得られている。
構造として特開昭５９−２２３６７号公報において第４
図に示すようＫＰ＋半導体層と金属電極によりゲートが
形成された電界効果トランジスタが考えられた。この構
造によりソース抵抗は低減し、ゲート耐圧は大きくなシ
すぐれた特性が得られている。
この構造をもつ電界効果トランジスタの製造工程におい
て重要なことは、ゲート部以外のＰ＋層を除去すること
である。
て重要なことは、ゲート部以外のＰ＋層を除去すること
である。
この方法として金属電極をマスクとしてＰ中層のエツチ
ングレートをもとにエツチング時間によ９２１層のみを
除去することがなされてきたが、工、チングレートおよ
び２０層の厚さのばらつきに１９Ｐ”層のみをとり除く
ことはプロセス上難しい。つ１９下部のｎ層があるてい
どエツチングされるとソース抵抗が高くなってしまいま
た、Ｐ＋４の除去が不完全だとゲート耐圧が低下し、Ｆ
ＥＴ特性のばらつきが生じ量産化が困難であった。
ングレートをもとにエツチング時間によ９２１層のみを
除去することがなされてきたが、工、チングレートおよ
び２０層の厚さのばらつきに１９Ｐ”層のみをとり除く
ことはプロセス上難しい。つ１９下部のｎ層があるてい
どエツチングされるとソース抵抗が高くなってしまいま
た、Ｐ＋４の除去が不完全だとゲート耐圧が低下し、Ｆ
ＥＴ特性のばらつきが生じ量産化が困難であった。
ＧａＡｓを能動層として用いた場合Ｐ＋層のみを除去す
る方法としてど層’ｔＡＩ Ｇ ａ Ａ ＳとしてＧａ
Ａｓとのエツチングの選択性全利用することが考えられ
るがＡ７Ａｓの組成が大きい場合十分な高ドーピングが
行なえずこのＦＩＴ構造による十分な効果が得られない
、つまりＰ＋ゲートとして十分機能しない。また組成比
が０．３以下になるとＧａＡｓに対する選択性がなくな
ってしまう。このためこの構造をもつ電界効果トランジ
スタを時性のばらつきを小さくして量産することは困難
であった。
る方法としてど層’ｔＡＩ Ｇ ａ Ａ ＳとしてＧａ
Ａｓとのエツチングの選択性全利用することが考えられ
るがＡ７Ａｓの組成が大きい場合十分な高ドーピングが
行なえずこのＦＩＴ構造による十分な効果が得られない
、つまりＰ＋ゲートとして十分機能しない。また組成比
が０．３以下になるとＧａＡｓに対する選択性がなくな
ってしまう。このためこの構造をもつ電界効果トランジ
スタを時性のばらつきを小さくして量産することは困難
であった。
（発明の目的）
本発明は電子チャネルをＰゝ半導体層と金属電極から成
るゲートで制御する電界効果トランジスタの製造方法に
おいて従来技術における上述の問題全解決し製造の容易
性、特性の均一性、再現性金高め量産性のすぐれｆｔＭ
造方法を提供するものである。
るゲートで制御する電界効果トランジスタの製造方法に
おいて従来技術における上述の問題全解決し製造の容易
性、特性の均一性、再現性金高め量産性のすぐれｆｔＭ
造方法を提供するものである。
（発明の構成）
本発明によれば電子チャネルｔ−Ｐ“半導体層と金属電
極から成るゲートで制御する電界効果トランジスタの製
造方法におｈて金属電極をマスクとして１半導体層のみ
を選択的に電解液中で電解エッチすること釦よ夕除去し
Ｐ“ｎ接合ゲートを形成することを特徴とする電界効果
トランジスタの製造方法が得られる。
極から成るゲートで制御する電界効果トランジスタの製
造方法におｈて金属電極をマスクとして１半導体層のみ
を選択的に電解液中で電解エッチすること釦よ夕除去し
Ｐ“ｎ接合ゲートを形成することを特徴とする電界効果
トランジスタの製造方法が得られる。
（構成の詳ＭＥな説明）
以下第１図全参照しつつ本発明の構成および効果につい
て記述する。ここではｔ４５図に示したシッットキー型
電界効果トランジスタを例にとって説明する。
て記述する。ここではｔ４５図に示したシッットキー型
電界効果トランジスタを例にとって説明する。
まず！１図ｆａ）に示すように高抵抗基板上にｎＧａＡ
ｓ能動層２を形成しその上ＪｉＦｔＫＰ”ＧａＡｓ１ｉ
１６を形成したウェハ上に第１図市）に示すようにゲー
ト電極を形成する。次に第１図（Ｃ）に示すようにその
電極をマスクとしてＰ“（）ａＡｓＡｓＯ２を暗中の電
解液例えばＣ６ＨａＮａｔＯ＊８ｍあるいはＮａｐ）（
中で型、ｎ型の選択性はジャーナル オプ エレクトロ
ケミカル ササイアティー：ソリ、ド ステート サイ
エンス アンド テクノロジ（Ｊ、Ｅｌｅ−ｃｔｒｏｃ
ｈｅｍ、 Ｓｏｃ、 ： ５ｏｌｉｄ −８ｔａ、ｔｅ
５ｃｉｅｎｃｅａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｖｏ
ｌ＋１．２６．８５５． １９７９） Ｋ示されるよ
う［２５倍以上あり、ｐ層に比べｎ層のエッチ量は無視
できるがＣ５Ｈ４ＮａｚＯｓＳｔあるいＦｉＮａＯＨ等
を用いない場合一般（金属も電解エツチングされる。ま
た半導体表面に金属が接触している場合には選択エツチ
ング特性が失なわれると考えられてい友ためＫこれまで
金Ｒｔマスクとする電解エツチングは行なわれていなか
った。しかし上述の電解液を用い、マスクとしてｎ型半
導体に対しシ曹ット中性を示す金属を用いることによｐ
、金属をマスクにｐ型半導体のみをエツチングすること
が可能となった。ｐ型半導体層の除去は第３図に示すよ
うＫｉｔ解エツチング電流をモーターしてつまり電流が
減少していっ工はぼ一定となることで確認できる。
ｓ能動層２を形成しその上ＪｉＦｔＫＰ”ＧａＡｓ１ｉ
１６を形成したウェハ上に第１図市）に示すようにゲー
ト電極を形成する。次に第１図（Ｃ）に示すようにその
電極をマスクとしてＰ“（）ａＡｓＡｓＯ２を暗中の電
解液例えばＣ６ＨａＮａｔＯ＊８ｍあるいはＮａｐ）（
中で型、ｎ型の選択性はジャーナル オプ エレクトロ
ケミカル ササイアティー：ソリ、ド ステート サイ
エンス アンド テクノロジ（Ｊ、Ｅｌｅ−ｃｔｒｏｃ
ｈｅｍ、 Ｓｏｃ、 ： ５ｏｌｉｄ −８ｔａ、ｔｅ
５ｃｉｅｎｃｅａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｖｏ
ｌ＋１．２６．８５５． １９７９） Ｋ示されるよ
う［２５倍以上あり、ｐ層に比べｎ層のエッチ量は無視
できるがＣ５Ｈ４ＮａｚＯｓＳｔあるいＦｉＮａＯＨ等
を用いない場合一般（金属も電解エツチングされる。ま
た半導体表面に金属が接触している場合には選択エツチ
ング特性が失なわれると考えられてい友ためＫこれまで
金Ｒｔマスクとする電解エツチングは行なわれていなか
った。しかし上述の電解液を用い、マスクとしてｎ型半
導体に対しシ曹ット中性を示す金属を用いることによｐ
、金属をマスクにｐ型半導体のみをエツチングすること
が可能となった。ｐ型半導体層の除去は第３図に示すよ
うＫｉｔ解エツチング電流をモーターしてつまり電流が
減少していっ工はぼ一定となることで確認できる。
このような方法音用いｐ＋ｎ接合ゲートを有する電界効
果トランジスタがプロセス上容易忙再現性よく形成でき
量産化が可能となった。
果トランジスタがプロセス上容易忙再現性よく形成でき
量産化が可能となった。
（実施例１）
半絶縁性ＧａＡｓ基板上にＭＢＥＴ／Ｃよシドナー密度
ｌＸ１０ｃ１１Ｌ で厚さ４６０Ａ（７）ｎ型層ｔ−
形成ｔ。
ｌＸ１０ｃ１１Ｌ で厚さ４６０Ａ（７）ｎ型層ｔ−
形成ｔ。
連続してアクセプター密度２Ｘ１０ｃｍ のＰ４″
ＧａＡ３／ｌを厚さ４００ｘ成長させた。そして厚さ４
０００Ａ、ゲート長１μｍのＡＩゲートｇＬ榎ｔ−形成
し、それをマスクに：ＣｓＨ４Ｎａ ｔＯｓ８ｘｃｒ）
電解液中でウエノ・の給電層としてＰ“層自身を用いて
Ｐ“層−！極間に正の電圧を加え電流をモニタしながら
エツチングした。これによりゲート電極部以外の２９層
を取り除くことができた。さらＫ Ａｕ−Ｇｅ−Ｎｊｉ
蒸着し、熱処理してソースドレイン電極を形成し、ＦＥ
Ｔを製作した。得られたエンノ・ンスメン）ＦＥＴの特
性はＰゝゲートの特徴が生かされゲート長１μｍでしき
い値電圧＋１０．０１Ｖゲートｉｉｔ圧７Ｖ、相互コン
ダクｐ ｙ ス２５０ｍＳ／ｍｒｎ （ＶＧ＝１゜２Ｖ
）、 ドレインコンダクタンス４ｍＳ／ＩＩＩＩＩＩ
ｌと高性能を示し、均一性もすぐれていた。
ＧａＡ３／ｌを厚さ４００ｘ成長させた。そして厚さ４
０００Ａ、ゲート長１μｍのＡＩゲートｇＬ榎ｔ−形成
し、それをマスクに：ＣｓＨ４Ｎａ ｔＯｓ８ｘｃｒ）
電解液中でウエノ・の給電層としてＰ“層自身を用いて
Ｐ“層−！極間に正の電圧を加え電流をモニタしながら
エツチングした。これによりゲート電極部以外の２９層
を取り除くことができた。さらＫ Ａｕ−Ｇｅ−Ｎｊｉ
蒸着し、熱処理してソースドレイン電極を形成し、ＦＥ
Ｔを製作した。得られたエンノ・ンスメン）ＦＥＴの特
性はＰゝゲートの特徴が生かされゲート長１μｍでしき
い値電圧＋１０．０１Ｖゲートｉｉｔ圧７Ｖ、相互コン
ダクｐ ｙ ス２５０ｍＳ／ｍｒｎ （ＶＧ＝１゜２Ｖ
）、 ドレインコンダクタンス４ｍＳ／ＩＩＩＩＩＩ
ｌと高性能を示し、均一性もすぐれていた。
本発明によりＰ”層を選択的に除去することが可能とな
りプロセスが容易となりソース抵抗及びゲート耐圧のば
らつきが小さくなった〇（実施例２） 半絶縁性ＧａＡｓ基板上にＭＢＥＫて第１の半導体層と
してキャリア密度約１×１０ｃｒＩＬ、厚さ１μｍのＰ
−ＧａＡｓ層を成長し、さらに第２層の半導体層として
はオーム性電極を形成しやすくするために第６図のｎ−
ＡｌαＩ Ｇａ Ｑ、？ Ａｓ単層に代えて、第１の半
導体層であるＧａＡｓ層の界面から厚さ１００Ｘのｎ型
ＡＡ！ ６．３ Ｇａ ＣＬ、 Ａｓ層、厚さ２００Ｘ
Ａ Ｉ Ａ ｓのモル比が０．３からＯへと変化してい
るｎＡｌｚＧａ、 −ｘＡｓ層および厚さ１００Ａのｎ
型Ｇ ａ Ａ Ｓ層厚さ１００Ａ、アクセプター密度２
Ｘ１０″１ のＰ“ＧａＡｓ層を順次成長させたウェハ
を用い、その上にＡ／を厚さ５０００ Ａ形成し、電子
ビーム露光にてゲート長０．５μｍのＡＩゲート電極を
形成し、それをマスクに実施例１と同様な方法でゲート
電極部以外の２１層を取り除くことができた。またＮａ
０Ｈｔ解液中でも他のゲート金属をマスクとした場合、
２０層を除去できる。このようＫして製作された０、５
μｍグー） ＦＥＴけ、 ソース抵抗、ゲート耐圧のば
らつきは小さかった。
りプロセスが容易となりソース抵抗及びゲート耐圧のば
らつきが小さくなった〇（実施例２） 半絶縁性ＧａＡｓ基板上にＭＢＥＫて第１の半導体層と
してキャリア密度約１×１０ｃｒＩＬ、厚さ１μｍのＰ
−ＧａＡｓ層を成長し、さらに第２層の半導体層として
はオーム性電極を形成しやすくするために第６図のｎ−
ＡｌαＩ Ｇａ Ｑ、？ Ａｓ単層に代えて、第１の半
導体層であるＧａＡｓ層の界面から厚さ１００Ｘのｎ型
ＡＡ！ ６．３ Ｇａ ＣＬ、 Ａｓ層、厚さ２００Ｘ
Ａ Ｉ Ａ ｓのモル比が０．３からＯへと変化してい
るｎＡｌｚＧａ、 −ｘＡｓ層および厚さ１００Ａのｎ
型Ｇ ａ Ａ Ｓ層厚さ１００Ａ、アクセプター密度２
Ｘ１０″１ のＰ“ＧａＡｓ層を順次成長させたウェハ
を用い、その上にＡ／を厚さ５０００ Ａ形成し、電子
ビーム露光にてゲート長０．５μｍのＡＩゲート電極を
形成し、それをマスクに実施例１と同様な方法でゲート
電極部以外の２１層を取り除くことができた。またＮａ
０Ｈｔ解液中でも他のゲート金属をマスクとした場合、
２０層を除去できる。このようＫして製作された０、５
μｍグー） ＦＥＴけ、 ソース抵抗、ゲート耐圧のば
らつきは小さかった。
（発明の効果）
以上本発明によればＰ＋半導体層を金属電極をマスクと
して選択的Ｋｔ解エツチングすることによｔ） ｐ”
ｎ接合ゲート電界効果トランジスタの製作が容易となり
、ソース抵抗及びゲート耐圧のばらつきが小さくなりＰ
ＥＴ特性の再現性及び均一性が向上した。これによりＰ
＋ｎ接合ゲートトランジスタの量産化が可能となった。
して選択的Ｋｔ解エツチングすることによｔ） ｐ”
ｎ接合ゲート電界効果トランジスタの製作が容易となり
、ソース抵抗及びゲート耐圧のばらつきが小さくなりＰ
ＥＴ特性の再現性及び均一性が向上した。これによりＰ
＋ｎ接合ゲートトランジスタの量産化が可能となった。
第１図（ａｌ〜（Ｃ）は本発明による接合型ゲート電極
形成工程を示す断面図で、１は闇抵抗基板、２はｎＧａ
Ａｓチャネル層、３はゲート電極、 ６はＰ”ＧａＡｓ
層 第２図は本発明で用いる選択電解エッチ装置の概略図で
、２１は電極、２２はウェハ、田は電解液である。 第３図はエツチング時間と電解液中を流れる電流の関係
を示す図、 第４図はＰ＋ｎ接合型ゲート電極を有する電子親和力の
異なるヘテロ接合ヶ用いた電界効果トランジスタの断面
図で１８けＰ＋半導体層、第５図はショット電界効果ト
ランジスタの基本構造を示す断面図で、４はソース電極
、５けドレイン電極である。 第６図は電子親和力の異なるペテロ接合を用いた電界効
果トランジスタの基本構造を示す断面図で、１１は高抵
抗基板、１２は第１の半導体層、１３は第２の半導体層
、１４はゲート電極、１５はソース電極、１６はドレイ
ン電極、１７は電手チャネルである。
形成工程を示す断面図で、１は闇抵抗基板、２はｎＧａ
Ａｓチャネル層、３はゲート電極、 ６はＰ”ＧａＡｓ
層 第２図は本発明で用いる選択電解エッチ装置の概略図で
、２１は電極、２２はウェハ、田は電解液である。 第３図はエツチング時間と電解液中を流れる電流の関係
を示す図、 第４図はＰ＋ｎ接合型ゲート電極を有する電子親和力の
異なるヘテロ接合ヶ用いた電界効果トランジスタの断面
図で１８けＰ＋半導体層、第５図はショット電界効果ト
ランジスタの基本構造を示す断面図で、４はソース電極
、５けドレイン電極である。 第６図は電子親和力の異なるペテロ接合を用いた電界効
果トランジスタの基本構造を示す断面図で、１１は高抵
抗基板、１２は第１の半導体層、１３は第２の半導体層
、１４はゲート電極、１５はソース電極、１６はドレイ
ン電極、１７は電手チャネルである。
Claims (1)
- 高抵抗基板上に少なくとも表面がｎ型層である電子チ
ャネル層を形成し、その上にＰ＾＋半導体層を形成し、
その上に金属層を形成し、その後前記金属層をパターニ
ングしてこれをマスクとして前記Ｐ＾＋半導体層を選択
的に除去しＰ＾＋ｎ接合ゲートを形成する電界効果トラ
ンジスタの製造方法において、前記Ｐ＾＋半導体層の除
去を電解液中での電解エッチで行なうことを特徴とする
電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP275585A JPS61161772A (ja) | 1985-01-11 | 1985-01-11 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP275585A JPS61161772A (ja) | 1985-01-11 | 1985-01-11 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61161772A true JPS61161772A (ja) | 1986-07-22 |
Family
ID=11538158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP275585A Pending JPS61161772A (ja) | 1985-01-11 | 1985-01-11 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61161772A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613411A (ja) * | 1992-03-18 | 1994-01-21 | Samsung Electron Co Ltd | 電界効果トランジスタ及びその製造方法 |
-
1985
- 1985-01-11 JP JP275585A patent/JPS61161772A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613411A (ja) * | 1992-03-18 | 1994-01-21 | Samsung Electron Co Ltd | 電界効果トランジスタ及びその製造方法 |
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