JPS62204519A - 炭化シリコンデバイスの基板構造 - Google Patents
炭化シリコンデバイスの基板構造Info
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- JPS62204519A JPS62204519A JP4687586A JP4687586A JPS62204519A JP S62204519 A JPS62204519 A JP S62204519A JP 4687586 A JP4687586 A JP 4687586A JP 4687586 A JP4687586 A JP 4687586A JP S62204519 A JPS62204519 A JP S62204519A
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- type sic
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- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 56
- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 54
- 239000000758 substrate Substances 0.000 title claims abstract description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
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- 239000010703 silicon Substances 0.000 claims description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は高温動作が可能な炭化シリコン（ＳｉＣ）デバ
イスの構造に関する。
イスの構造に関する。
［従来技術］
炭化シリコン（ＳｉＣ）デバイスは高温での動作が可能
な半導体である。炭化シリコン（ＳｉＣ）の成長の基板
として現在広く用いられているのは、シリコン（Ｓｉ）
であり、この成長技術は近年とみに発展してきた。例え
ば、面方位（１００）のＳｉ基板上にＳ ｉ １４とＣ
３Ｈｅを用いて化学気相成長法により移動度４００ＣＩ
ｉ／Ｖ、 ＳｅのＳｉＣを成長させることが可能となっ
ている。また、このようなＳｉＣ膜にＭＯＳダイオード
、ショットキーバリアダイオードの作製例が報告されて
いるが、ＳｉＣの電界効果トランジスタ等は未だ公表さ
れていない。
な半導体である。炭化シリコン（ＳｉＣ）の成長の基板
として現在広く用いられているのは、シリコン（Ｓｉ）
であり、この成長技術は近年とみに発展してきた。例え
ば、面方位（１００）のＳｉ基板上にＳ ｉ １４とＣ
３Ｈｅを用いて化学気相成長法により移動度４００ＣＩ
ｉ／Ｖ、 ＳｅのＳｉＣを成長させることが可能となっ
ている。また、このようなＳｉＣ膜にＭＯＳダイオード
、ショットキーバリアダイオードの作製例が報告されて
いるが、ＳｉＣの電界効果トランジスタ等は未だ公表さ
れていない。
［発明が解決しようとする問題点］
一方、Ｓｉ基板上の単層のＳｉＣにデバイスが形成歯れ
た場合、基板のＳｉが真性の電気伝導を示す程σ）高温
でそのデバイスを動作させようとすると、不都合が生じ
る場合がある。例えばディプレッション型電界効果トラ
ンジスタを上記構造のＳｉＣに形成した場合、基板のＳ
ｔが真性となってキャリア密度が増加するとＳｉＣに形
成されたソースとドレイン間がゲート電位に依らず常に
導通状態となりトランジスタ動作しなくなる恐れがある
。
た場合、基板のＳｉが真性の電気伝導を示す程σ）高温
でそのデバイスを動作させようとすると、不都合が生じ
る場合がある。例えばディプレッション型電界効果トラ
ンジスタを上記構造のＳｉＣに形成した場合、基板のＳ
ｔが真性となってキャリア密度が増加するとＳｉＣに形
成されたソースとドレイン間がゲート電位に依らず常に
導通状態となりトランジスタ動作しなくなる恐れがある
。
本発明は、上記の問題点を解決するためになされたもの
で、ＳｉＣの成長に有利であるＳｉ基板を用い、このＳ
ｉが真性となる高温においてもＳｉＣ上に作製したデバ
イスがＳｉの電気的性質の影響を受けることがないよう
にすることを目的とする。
で、ＳｉＣの成長に有利であるＳｉ基板を用い、このＳ
ｉが真性となる高温においてもＳｉＣ上に作製したデバ
イスがＳｉの電気的性質の影響を受けることがないよう
にすることを目的とする。
［問題点を解決するための手段］
かかる目的を達成するために本発明では、Ｓｉ基板上に
１層以上の第１のＳｉＣＦｊと、この第１の層七性貿の
異なる第２のＳｉＣ層とからなる構成において、第２の
ＳｉＣ層にデバイスを形成することを掟案する。
１層以上の第１のＳｉＣＦｊと、この第１の層七性貿の
異なる第２のＳｉＣ層とからなる構成において、第２の
ＳｉＣ層にデバイスを形成することを掟案する。
（作用］
前記第１のＳｉＣ層あるいは第１と第２のＳｉＣ層の界
面の性質を利用して、Ｓｉ基板とデバイスを形成する第
２のＳｉＣ層とを分離し、このデバイスの高温動作時に
おけるＳｉ基板のデバイスへの影響をなくすことによっ
て、所望のＳｉＣデバイス特性を１ｑることができる。
面の性質を利用して、Ｓｉ基板とデバイスを形成する第
２のＳｉＣ層とを分離し、このデバイスの高温動作時に
おけるＳｉ基板のデバイスへの影響をなくすことによっ
て、所望のＳｉＣデバイス特性を１ｑることができる。
第２のＳｉＣ層として例えばｎ型の３Ｏ−３ｉＣを用い
たい場合、第１のＳｉＣｍとしてｐ型の３Ｏ−３ｉＣあ
るいは６Ｈ−３ｉＣなどを用いる。ｐ型３Ｃ−３ｉＣを
用いた場合、第１と第２のＳｉＣ層の界面にできる障壁
（この場合はｐｎ接合）によって第１と第２のＳｉＣ層
は電気的に分離され、結果としてＳｉ基板と第２のＳｉ
Ｃ層は分離される。 この第１と第２のＳｉＣの界面の
障壁は、ＳｉＣの禁制帯幅がＳｉの禁制帯幅より広いた
めに、Ｓｉ基板が真性を示す程・の高温においても消失
せず、所望の目的を達することができる。 一方、第１
のＳｉＣ層として６ｌ−１−３ｉＣを用いた場合、この
６ Ｈ−ＳｉＣの２．９ｅｖという禁制帯幅は第２のＳ
ｉＣ層である’３Ｃ−３ｉＣの２．２ｅｖより大きいた
め、両者の界面にはｐ、ｎと伝導型が異なる場合も同一
（アイ９タイプ）の場合もペテロ接合によるポテンシャ
ル障壁が生じる。この障壁により第２のＳｉＣ層とＳｉ
基板は分離される。
たい場合、第１のＳｉＣｍとしてｐ型の３Ｏ−３ｉＣあ
るいは６Ｈ−３ｉＣなどを用いる。ｐ型３Ｃ−３ｉＣを
用いた場合、第１と第２のＳｉＣ層の界面にできる障壁
（この場合はｐｎ接合）によって第１と第２のＳｉＣ層
は電気的に分離され、結果としてＳｉ基板と第２のＳｉ
Ｃ層は分離される。 この第１と第２のＳｉＣの界面の
障壁は、ＳｉＣの禁制帯幅がＳｉの禁制帯幅より広いた
めに、Ｓｉ基板が真性を示す程・の高温においても消失
せず、所望の目的を達することができる。 一方、第１
のＳｉＣ層として６ｌ−１−３ｉＣを用いた場合、この
６ Ｈ−ＳｉＣの２．９ｅｖという禁制帯幅は第２のＳ
ｉＣ層である’３Ｃ−３ｉＣの２．２ｅｖより大きいた
め、両者の界面にはｐ、ｎと伝導型が異なる場合も同一
（アイ９タイプ）の場合もペテロ接合によるポテンシャ
ル障壁が生じる。この障壁により第２のＳｉＣ層とＳｉ
基板は分離される。
［実施例］
以下図面を参照して本発明の詳細な説明する。
第１図（Ａ＞、（Ｂ）、（Ｃ）はＳｉ基板上にｐ型、ｎ
型の順にＳｉＣを成長させた基板構造において、ｎ型Ｓ
ｉＣにディプ、レツション型ＭＯ３ＦＥＴを作成した実
施例を説明する部分断面図である。
型の順にＳｉＣを成長させた基板構造において、ｎ型Ｓ
ｉＣにディプ、レツション型ＭＯ３ＦＥＴを作成した実
施例を説明する部分断面図である。
面方位（ｉｏｏ）の３１基板１の上にｎ型ＳｉＣ２を５
ｉｌｌａ、Ｃ３１１ｅおよびドーピングガスとしてＡＮ
（Ｃ２＋１５ ）３を用いて、化学気相成長法により
１１ｒＩｔ成長させる。例えばｎ型ＳｉＣ２の不純物濃
度を５×１０１８とする。
ｉｌｌａ、Ｃ３１１ｅおよびドーピングガスとしてＡＮ
（Ｃ２＋１５ ）３を用いて、化学気相成長法により
１１ｒＩｔ成長させる。例えばｎ型ＳｉＣ２の不純物濃
度を５×１０１８とする。
次にドーピングガスを入れずに同様な方法でｎＱＳｉＣ
３を３００ａｘ成長させる。ｎ型ＳｉＣ３（７）不純物
濃度を例えば１ Ｘ １０１７ｃｍ−３とし、ＳｉＣの
比誘電率６．７、ＳｉＣのｐｎ接合における内部電位差
２ｖ、階段接合近似を用いるとｎ型ＳｉＣ２とｎ型Ｓｉ
Ｃ３との界面からｎ型ＳｉＣ３の方へ空乏層が約１００
７２１広がることになる。
３を３００ａｘ成長させる。ｎ型ＳｉＣ３（７）不純物
濃度を例えば１ Ｘ １０１７ｃｍ−３とし、ＳｉＣの
比誘電率６．７、ＳｉＣのｐｎ接合における内部電位差
２ｖ、階段接合近似を用いるとｎ型ＳｉＣ２とｎ型Ｓｉ
Ｃ３との界面からｎ型ＳｉＣ３の方へ空乏層が約１００
７２１広がることになる。
ｎ型ＳｉＣ３の上にドナーであるリンをドープした多結
晶Ｓｉ ４をスパッタ法あるいは電子ビーム蒸着法によ
り５００．、被着させ、ソース４Ａ、ドレイン４Ｂとす
るためパターニングを施す。ソース４Ａ、トレイン４Ｂ
は、ｎ型５ｉＣ３とオーム性接触をなす。
晶Ｓｉ ４をスパッタ法あるいは電子ビーム蒸着法によ
り５００．、被着させ、ソース４Ａ、ドレイン４Ｂとす
るためパターニングを施す。ソース４Ａ、トレイン４Ｂ
は、ｎ型５ｉＣ３とオーム性接触をなす。
次に１ｉｏｏ℃乾燥酸素雰囲気中で表面を熱酸化させる
。２時間の酸化でｎ型ＳｉＣ３の上には約４８７２゜の
５ｉ０２５Ａが形成され、ゲート酸化膜の役目をさせる
。多結晶Ｓｉの上には約１６０７２２２の５ｉ０２５Ｂ
が形成され、ソース４Ａ、ドレイン４Ｂの絶縁材として
働く。（第１図（Ｂ）） 次にアルミニウム（Ａ、ｌ！ ）を２００ｎ、蒸着後パ
ターニングし、ゲート電極６を形成しＭＯＳＦＥＴが完
成する。（第１図（Ｃ）） 必要に応じてソース４Ａ、′ドレイン４Ｂ上の５ｉ０２
５Ｂにコンタクトホールを開け、配線を施す。
。２時間の酸化でｎ型ＳｉＣ３の上には約４８７２゜の
５ｉ０２５Ａが形成され、ゲート酸化膜の役目をさせる
。多結晶Ｓｉの上には約１６０７２２２の５ｉ０２５Ｂ
が形成され、ソース４Ａ、ドレイン４Ｂの絶縁材として
働く。（第１図（Ｂ）） 次にアルミニウム（Ａ、ｌ！ ）を２００ｎ、蒸着後パ
ターニングし、ゲート電極６を形成しＭＯＳＦＥＴが完
成する。（第１図（Ｃ）） 必要に応じてソース４Ａ、′ドレイン４Ｂ上の５ｉ０２
５Ｂにコンタクトホールを開け、配線を施す。
このようにして製作された本発明の分離構造を有するＳ
ｉＣＭＯＳ Ｆ Ｅ Ｔの特性を第２図に示す。
ｉＣＭＯＳ Ｆ Ｅ Ｔの特性を第２図に示す。
この図の特性はチャネル長２．５．、チャネル幅６２０
Ｒのトランジスタの場合である。Ｓｉ基板１が真性とな
り導電性の高くなるような高温においても、ｎ型ＳｉＣ
３とｎ型ＳｉＣ２が空乏層により分離されているため、
Ｓｉ基板１を通って流れるソース４Ａとドレイン４Ｂ間
の電流を防ぐことができ、高温においてもＭＯＳＦＥＴ
が動作する。
Ｒのトランジスタの場合である。Ｓｉ基板１が真性とな
り導電性の高くなるような高温においても、ｎ型ＳｉＣ
３とｎ型ＳｉＣ２が空乏層により分離されているため、
Ｓｉ基板１を通って流れるソース４Ａとドレイン４Ｂ間
の電流を防ぐことができ、高温においてもＭＯＳＦＥＴ
が動作する。
ｎ型ＳｉＣ３の膜厚、不純物添加量を変えることによっ
てエンハンスメント型のＭＯＳＦＥＴも作成可能である
。
てエンハンスメント型のＭＯＳＦＥＴも作成可能である
。
［発明の効果］
以上説明したように本発明は、Ｓｉ基板上に１層以上の
第１のＳｉＣ層と、この第１の層と性質の異なる第２の
ＳｉＣ層とから成る構造において、第２のＳｉＣ層にデ
バイスを形成するもので、高温動作時においてもＳｉ基
板の電気的性質が第２のＳｉＣ層のデバイスに影響する
のを、第１のＳｉＣ層が防ぐことによって、所望のＳｉ
Ｃデバイス特性を得ることができるという効果を有する
ものである。
第１のＳｉＣ層と、この第１の層と性質の異なる第２の
ＳｉＣ層とから成る構造において、第２のＳｉＣ層にデ
バイスを形成するもので、高温動作時においてもＳｉ基
板の電気的性質が第２のＳｉＣ層のデバイスに影響する
のを、第１のＳｉＣ層が防ぐことによって、所望のＳｉ
Ｃデバイス特性を得ることができるという効果を有する
ものである。
第１図（Ａ＞、（Ｂ）、（Ｃ）は、本発明の詳細な説明
するための部分断面図、 第２図は、本発明の構造を有する実施例の電流電圧特性
を説明するための図である。 図中、１はＳｉ基板、２はｐ型５ｉＣ１３はｎ型ＳｉＣ
、４は多結晶Ｓｉ、４Ａはソース、４Ｂはドレイン、５
ＡはＳ＋０２ （ゲート酸化膜）、５Ｂは５ｉ０２．
６はゲート電極である。 第１図
するための部分断面図、 第２図は、本発明の構造を有する実施例の電流電圧特性
を説明するための図である。 図中、１はＳｉ基板、２はｐ型５ｉＣ１３はｎ型ＳｉＣ
、４は多結晶Ｓｉ、４Ａはソース、４Ｂはドレイン、５
ＡはＳ＋０２ （ゲート酸化膜）、５Ｂは５ｉ０２．
６はゲート電極である。 第１図
Claims (1)
- 【特許請求の範囲】 シリコン基板上に被着した第１の炭化シリコン層と、 前記炭化シリコン層に被着した前記炭化シリコン層と性
質の異なる第２の炭化シリコン層とから成る構造におい
て、 前記第２の炭化シリコン層にデバイスを形成することを
特徴とする炭化シリコンデバイスの基板構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4687586A JPS62204519A (ja) | 1986-03-04 | 1986-03-04 | 炭化シリコンデバイスの基板構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4687586A JPS62204519A (ja) | 1986-03-04 | 1986-03-04 | 炭化シリコンデバイスの基板構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62204519A true JPS62204519A (ja) | 1987-09-09 |
| JPH0556849B2 JPH0556849B2 (ja) | 1993-08-20 |
Family
ID=12759520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4687586A Granted JPS62204519A (ja) | 1986-03-04 | 1986-03-04 | 炭化シリコンデバイスの基板構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62204519A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01258467A (ja) * | 1988-04-08 | 1989-10-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2010219515A (ja) * | 2009-02-20 | 2010-09-30 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2019134176A (ja) * | 2019-03-29 | 2019-08-08 | エア・ウォーター株式会社 | 半導体装置 |
-
1986
- 1986-03-04 JP JP4687586A patent/JPS62204519A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01258467A (ja) * | 1988-04-08 | 1989-10-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2010219515A (ja) * | 2009-02-20 | 2010-09-30 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2019134176A (ja) * | 2019-03-29 | 2019-08-08 | エア・ウォーター株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0556849B2 (ja) | 1993-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |