JP2019134176A - 半導体装置 - Google Patents

Abstract

【課題】高耐圧の半導体装置を提供する。【解決手段】半導体装置は、ＨＥＭＴ（高電子移動度トランジスタ）であり、主面１ａおよび１ｂを有するＳｉ基板またはＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板１と、Ｓｉ基板またはＳＯＩ基板１の主面１ａに形成され、ワイドギャップ半導体であるＳｉ化合物よりなるＳｉ化合物半導体層４とを備える。Ｓｉ化合物半導体層４は、ｐｎ接合を構成するｐ型半導体層３とｎ型半導体層５とを含む。【選択図】図１

Description

本発明は、半導体装置に関し、より特定的には、ワイドギャップ半導体であるＳｉ（ケイ素）化合物よりなるＳｉ化合物半導体層を備えた半導体装置に関する。

ＳｉＣ（炭化ケイ素）やＧａＮ（窒化ガリウム）などのワイドギャップ半導体は、Ｓｉに比べてバンドギャップが大きいため、高い破壊電界強度を有している。また、ワイドギャップ半導体が高い破壊電界強度を有していることに起因して、ワイドギャップ半導体を用いたデバイスでは、ドリフト層の厚みを薄くし、かつ不純物濃度を高くすることが可能となり、オン抵抗を低くすることができる。このような特性を有することから、ワイドギャップ半導体を用いたデバイスは、たとえばハイブリッド自動車の制御装置、家電、または電力などの高耐圧・低損失が必要な分野、または高温動作が必要な分野などでの採用が期待されている。

ワイドギャップ半導体を用いたデバイスとしては、たとえば、化合物半導体としてＧａＮ層を用いたＨＥＭＴデバイスであるＧａＮ−ＨＥＭＴ（高電子移動度トランジスタ）デバイスなどがある。ＨＥＭＴデバイスとは、化合物半導体のヘテロ接合界面に生じる二次元電子ガスをチャネルに用いることで、高速動作を可能とした電子デバイスである。ＧａＮ−ＨＥＭＴデバイスは、ＧａＡｓ（ガリウム砒素）−ＨＥＭＴデバイスに比べて高速動作が可能であり、高耐圧を有している。また、ＧａＮ−ＨＥＭＴデバイスは、バンドギャップの大きいＧａＮがＨＥＭＴ材料に用いられているので、ＳｉのＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などと比較してオン抵抗を低下することができる。

ワイドギャップ半導体を堆積する際の下地となる基板としては、Ｓｉ基板またはバルクのＳｉＣ基板が広く用いられている。このうちＳｉＣ基板は、現在のところ４インチ程度のものしか存在しておらず、大口径化が困難であるという問題を有している。安価で大口径のワイドギャップ半導体を得るためには、Ｓｉ基板を用いることが好ましい。

下記特許文献１および２には、Ｓｉ基板またはＳｉＣ基板と、Ｓｉ基板またはＳｉＣ基板上に形成されたＧａＮ成分を含む層とを備えた半導体装置が開示されている。下記特許文献１の半導体装置は、導電性を有するＳｉＣからなる基材と、基材上に形成されたＳｉＣからなる絶縁層と、絶縁層上に形成されたＡｌＮ（窒化アルミニウム）からなるバッファ層と、バッファ層上に形成されたＧａＮからなるチャネル層と、チャネル層上に形成されたＡｌ_xＩｎ_yＧａ_zＮ（ｘ＋ｙ＋ｚ＝１）からなる障壁層とを備えている。絶縁層は、導電性のＳｉＣ基材上にバナジウムを添加することにより、ＳｉＣを絶縁化したものである。

下記特許文献２の半導体装置は、Ｓｉ基板またはＳｉＣ基板と、バッファ領域と、半導体素子を形成するための主半導体領域と、主半導体領域の主面に形成されたソース電極、ドレイン電極、およびゲート電極と、Ｓｉ基板またはＳｉＣ基板の裏面に形成された裏面電極とを備えている。Ｓｉ基板またはＳｉＣ基板は、ｐ型半導体領域と、ｎ型半導体領域とを含んでいる。この技術では、ｐ型半導体領域とｎ型半導体領域とのｐｎ接合によって、ドレイン電極と裏面電極との間の耐圧を高めている。

特開２０１０−０６２１６８号公報 特開２００５−２１７０４９号公報

Ｓｉのバンドギャップは１．２ｅＶと小さいため、Ｓｉ基板を下地としたワイドギャップ半導体を用いたパワーデバイスには、耐圧が低いという問題があった。特許文献２の技術のように、Ｓｉ基板内に形成されたｐｎ接合によって耐圧を高めたとしても、Ｓｉ基板の縦方向に逆バイアス電圧を印加した場合の空乏層の絶縁破壊電界は低く、耐圧を向上する効果は小さかった。

本発明は、上記課題を解決するためのものであり、その目的は、高耐圧の半導体装置を提供することである。

本発明の一の局面に従う半導体装置は、一方の主面と、一方の主面と反対側にある他方の主面とを有するＳｉ基板またはＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板と、Ｓｉ基板またはＳＯＩ基板の一方の主面に形成され、ワイドギャップ半導体であるＳｉ化合物よりなるＳｉ化合物半導体層とを備え、Ｓｉ化合物半導体層は、ｐｎ接合を構成するｐ型半導体層とｎ型半導体層とを含む。

上記半導体装置において好ましくは、Ｓｉ化合物半導体層の表面に形成された第１および第２の電極をさらに備え、ｐｎ接合は、Ｓｉ基板またはＳＯＩ基板の他方の主面と、第１および第２の電極のうち少なくともいずれか一方の電極との間に電圧が印加されている場合に逆バイアス状態となる。

上記半導体装置において好ましくは、第１および第２の電極のうち低い電位が与えられる方の電極と電気的に接続された裏面電極をさらに備え、ｎ型半導体層は、ｐ型半導体層よりもＳｉ基板またはＳＯＩ基板から離れた位置に形成される。

上記半導体装置において好ましくは、第１および第２の電極のうち高い電位が与えられる方の電極と電気的に接続された裏面電極をさらに備え、ｐ型半導体層は、ｎ型半導体層よりもＳｉ基板またはＳＯＩ基板から離れた位置に形成される。

上記半導体装置において好ましくは、Ｓｉ化合物半導体層上に形成され、ＧａＮを含む窒化物半導体層と、窒化物半導体層にショットキー接触する第３の電極とをさらに備え、第１および第２の電極は、窒化物半導体層にオーミック接触し、窒化物半導体層は、第１の窒化物半導体層と、第１の窒化物半導体層の表面に形成され、第１の窒化物半導体層のバンドギャップよりも広いバンドギャップを有する第２の窒化物半導体層とを含む。

上記半導体装置において好ましくは、Ｓｉ化合物半導体層の表面に形成され、第１の電極と第２の電極との間の電流を制御するための第３の電極とをさらに備える。

上記半導体装置において好ましくは、Ｓｉ化合物半導体層は、ｎ型半導体層とともにｐ型半導体層を挟み、かつｐ型半導体層とｐｎ接合を構成する他のｎ型半導体層をさらに含む。

上記半導体装置において好ましくは、Ｓｉ化合物半導体層は、ｐ型半導体層とともにｎ型半導体層を挟み、かつｎ型半導体層とｐｎ接合を構成する他のｐ型半導体層をさらに含む。

上記半導体装置において好ましくは、Ｓｉ化合物は、２ｅＶ以上３．２６ｅＶ以下のバンドギャップを有する。

本発明によれば、高耐圧の半導体装置を提供することができる。

本発明の第１の実施の形態における半導体装置の構成を示す断面図である。 本発明の第１の実施の形態における半導体装置の動作を説明する図である。 本発明の第２の実施の形態における半導体装置の構成を示す断面図である。 本発明の第３の実施の形態における半導体装置の第１の構成を示す断面図である。 本発明の第３の実施の形態における半導体装置の第２の構成を示す断面図である。 本発明の第４の実施の形態における半導体装置の構成を示す断面図である。 本発明の第５の実施の形態における半導体装置の構成を示す断面図である。 本発明の第６の実施の形態における半導体装置の構成を示す断面図である。

以下、本発明の実施の形態について、図面に基づいて説明する。

（第１の実施の形態）

図１は、本発明の第１の実施の形態における半導体装置の構成を示す断面図である。

図１を参照して、本実施の形態における半導体装置は、ＨＥＭＴであり、Ｓｉ基板１と、Ｓｉ化合物半導体層４と、窒化物半導体層８と、ソース電極１１およびドレイン電極１５（第１および第２の電極の一例）と、ゲート電極１３（第３の電極の一例）とを備えている。

Ｓｉ基板１は、アンドープのＳｉよりなっており、主面１ａと、主面１ａとは反対側にある主面１ｂとを有している。Ｓｉ基板１はｐ型またはｎ型の導電型を有していてもよい。

Ｓｉ化合物半導体層４は、Ｓｉ基板１の主面１ａに形成されている。Ｓｉ化合物半導体層４は、ワイドギャップ半導体であるＳｉ化合物よりなっている。具体的には、Ｓｉ化合物半導体層４は、３Ｃ−ＳｉＣ、４Ｈ−ＳｉＣ、または６Ｈ−ＳｉＣなどよりなっている。特に、Ｓｉ化合物半導体層４がＳｉ基板１上にエピタキシャル成長されたものである場合、一般的に、Ｓｉ化合物半導体層４は３Ｃ−ＳｉＣよりなっている。Ｓｉ化合物半導体層４を構成するＳｉ化合物は、２ｅＶ以上３．２６ｅＶ以下のバンドギャップを有することが好ましい。

Ｓｉ化合物半導体層４は、Ｓｉ基板１の表面を炭化することで得られたＳｉＣよりなる下地層上に、ＭＢＥ（分子線エピタキシー）法、ＣＶＤ（化学蒸着）法、またはＬＰＥ（液相エピタキシー）法などを用いて、ＳｉＣをホモエピタキシャル成長させることによって形成されてもよい。Ｓｉ化合物半導体層４は、Ｓｉ基板１の表面を炭化することのみによって形成されてもよい。さらに、Ｓｉ化合物半導体層４は、Ｓｉ基板１上に（またはバッファ層を挟んで）ヘテロエピタキシャル成長させることによって形成されてもよい。

Ｓｉ化合物半導体層４は、ｐ型半導体層３と、ｎ型半導体層５とを含んでいる。ｐ型半導体層３およびｎ型半導体層５はｐｎ接合を構成している。ｐ型半導体層３はＳｉ基板１の主面１ａに形成されている。ｎ型半導体層５は、ｐ型半導体層３よりもＳｉ基板１から離れた位置（言い換えれば、ｐ型半導体層３の表面）に形成されている。

ｐ型半導体層３およびｎ型半導体層５は、Ｓｉ基板１の主面１ａにｐ型半導体層をエピタキシャル成長させた後で、熱拡散またはイオン注入などの方法でｎ型不純物をｐ型半導体層の表面に導入することにより形成されてもよい。ｐ型半導体層３およびｎ型半導体層５は、Ｓｉ基板１の主面１ａにｎ型半導体層をエピタキシャル成長させた後で、イオン注入でｐ型不純物をｎ型半導体層内の所定の深さ位置に導入することにより形成されてもよい。さらに、ｐ型半導体層３およびｎ型半導体層５は、Ｓｉ基板１の主面１ａにｐ型半導体層をエピタキシャル成長させた後で、ｐ型半導体層の表面にｎ型半導体層をエピタキシャル成長させることにより形成されてもよい。

ｐ型半導体層３およびｎ型半導体層５が構成するｐｎ接合の位置は、たとえば、Ｓｉ化合物半導体層４内の不純物の濃度分布を計測することにより特定することが可能である。

ｎ型半導体層５がイオン注入やエピタキシャル成長によって形成された場合などには、ｎ型半導体層５の深さ方向の位置が比較的規定しやすいため、ｐｎ接合の接合面は、主面１ａに対して平行に延びる。一方、ｎ型半導体層５が熱拡散を用いて形成された場合などには、ｐｎ接合の接合面は、Ｓｉ基板１の端部（周縁部）において曲面形状を呈する。

Ｓｉ化合物半導体層４がＳｉＣよりなる場合、Ｓｉ化合物半導体層４をｐ型化する不純物（ドーパント）としては、たとえばＢ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）、およびＩｎ（インジウム）のうち少なくとも１種類のものを用いることができる。Ｓｉ化合物半導体層４をｎ型化する不純物としては、たとえばＮ（窒素）、Ｐ（リン）、およびＡｓ（砒素）のうち少なくとも１種類のものを用いることができる。なお、ｐおよびｎのキャリア濃度を制御するために、Ｖ（バナジウム）などの遷移元素をドープしてもよい。

窒化物半導体層８は、Ｓｉ化合物半導体層４の表面に形成されている。窒化物半導体層８は、ＧａＮを含んでいる。窒化物半導体層８は、ＧａＮ層７と、ＡｌＧａＮ（窒化アルミニウムガリウム）層９とを含んでいる。ＧａＮ層７は、Ｓｉ化合物半導体層４の表面に形成されている。ＧａＮ層７には不純物が導入されておらず、ＧａＮ層７はＨＥＭＴの電子走行層となる。ＡｌＧａＮ層９は、ＧａＮ層７の表面に形成されている。ＡｌＧａＮ層９はｎ型の導電型を有しており、ＨＥＭＴの障壁層となる。窒化物半導体層８は、たとえばＨＶＰＥ（水素化物気相エピタキシー）法、またはＭＯＣＶＤ（有機金属気相成長）法などにより形成される。

Ｓｉ化合物半導体層４を構成するＳｉ化合物と、ＧａＮとは、格子定数が近似している。このためＳｉ化合物半導体層４は、窒化物半導体層８のバッファ層（下地層）としての役割を果たす。なお、窒化物半導体層８はＳｉ化合物半導体層４上に形成されればよく、Ｓｉ化合物半導体層４と窒化物半導体層８との間に、たとえばＡｌＮよりなるバッファ層が形成されていてもよい。窒化物半導体層８は、第１の窒化物半導体層と、第１の窒化物半導体層の表面に形成され、第１の窒化物半導体層のバンドギャップよりも広いバンドギャップを有する第２の窒化物半導体層とを含んでいるものであればよく、ＧａＮとＡｌＧａＮとの組合せ以外の窒化物半導体材料の組合せにより構成されてもよい。

ソース電極１１、ゲート電極１３、およびドレイン電極１５の各々は、窒化物半導体層８の表面に互いに間隔を空けて形成されている。ソース電極１１およびドレイン電極１５の各々は、窒化物半導体層８にオーミック接触している。ゲート電極１３は、窒化物半導体層８にショットキー接触している。ソース電極１１およびドレイン電極１５の各々は、たとえば、窒化物半導体層８側から順にＴｉ（チタン）層およびＡｌ（アルミニウム）層を積層した構造を有している。ゲート電極１３は、たとえば、窒化物半導体層８側から順にＮｉ（ニッケル）層およびＡｕ（金）層を積層した構造を有している。ソース電極１１、ゲート電極１３、およびドレイン電極１５の各々は、たとえば蒸着法、ＭＯＣＶＤ法、またはスパッタ法などにより形成される。

図２は、本発明の第１の実施の形態における半導体装置の動作を説明する図である。説明の便宜のため、図２では各部のハッチングを省略している。

図２を参照して、ＧａＮ層７とＡｌＧａＮ層９とのバンドギャップの差に起因して、ＡｌＧａＮ層９で発生した電子は、ＧａＮ層７におけるＡｌＧａＮ層９とのヘテロ接合界面に集まり、二次元電子ガスＴＥを形成する。二次元電子ガスＴＥの形成に伴い、ＡｌＧａＮ層９内は、ＧａＮ層７とのヘテロ接合界面から図１中上方向に延びる空乏層と、ゲート電極１３との接合界面から図１中下方向に延びる空乏層とで完全に空乏層化される。

一般的に、ソース電極１１およびＳｉ基板１の主面１ｂは、常に、接地電位ＧＮＤ（基準となる電位）に保たれる。この状態で、ゲート電極１３およびドレイン電極１５の各々に電圧ＶＧおよびＶＤ（電圧ＶＧおよびＶＤの電位はプラスであるものとする）の各々を印加すると、電界効果により二次元電子ガスＴＥの濃度が高くなり、ドレイン電極１５からソース電極１１へ電流が流れる。

ドレイン電極１５にプラスの電圧ＶＤが印加されると、ドレイン電極１５とＳｉ基板１の主面１ｂとの間にはソース・ドレイン間電圧に等しい電圧が印加される。これにより、ｐ型半導体層３とｎ型半導体層５との間のｐｎ接合は逆バイアス状態となり、ｐｎ接合の空乏層ＶＬは、矢印で示すように厚くなる。これによって、半導体装置の縦方向耐圧は向上し、ドレイン電極１５とＳｉ基板１の主面１ｂとの間の破壊が防止される。Ｓｉ基板１の主面１ｂが接地電位とされずフローティングである場合にも、電圧印加時のドレイン電極１５の電位がＳｉ基板１の主面１ｂの電位よりも高いときには、上述の効果を得ることができる。

本実施の形態によれば、Ｓｉ基板１から近い順に、ｐ型のワイドギャップ半導体層（ｐ型半導体層３）とｎ型のワイドギャップ半導体層（ｎ型半導体層５）とを積層したバッファ層（Ｓｉ化合物半導体層４）を用いることで、ドレイン電極１５にプラスの電圧を印加した場合に、これらの半導体層によって構成されるｐｎ接合が逆バイアス状態となり、ｐｎ接合界面に空乏層が広がる。この空乏層が高抵抗層（半絶縁層）として機能するので、半導体装置の耐圧を向上することができる。

加えて、ＧａＮを含む窒化物半導体層８の下地層としてＳｉ化合物半導体層４を用いることによって、Ｓｉ化合物半導体層４がバッファ層として機能し、欠陥の少ない良質な窒化物半導体層８を得ることができる。

また、高価で小径なバルクのＳｉＣ基板を用いる必要が無いので、ワイドギャップ半導体からなる高耐圧の半導体装置を容易かつ安価に作製することができる。

さらに、Ｓｉ化合物半導体層４がＳｉＣよりなる場合には、次の効果を得ることができる。Ｓｉのバンドギャップに比べてＳｉＣのバンドギャップは大きいので、半導体装置の耐圧を向上することができる。Ｓｉの熱伝導率に比べてＳｉＣの熱伝導率は高いので、半導体装置に大電流を流した場合に、効率よく放熱を行うことができ、半導体装置の熱暴走を抑止することができる。さらに、Ｓｉの格子定数に比べてＳｉＣの格子定数はＧａＮの格子定数に近いので、ＳｉＣを下地としてＧａＮをエピタキシャル成長させることにより、高品質のＧａＮを得ることができる。

本実施の形態の効果を確認すべく、本願発明者らは、Ｓｉ化合物半導体層４として２．２ｅＶのバンドギャップを有する立方晶のＳｉＣを用いた場合の半導体装置の絶縁破壊電界と、Ｓｉ化合物半導体層４の代わりにＳｉ層を用いた場合の半導体装置の絶縁破壊電界とを計測した。Ｓｉ層におけるｐ型半導体層およびｎ型半導体層の各々の不純物濃度は、Ｓｉ化合物半導体層４におけるｐ型半導体層３およびｎ型半導体層５の各々の不純物濃度と同じにした。その結果、Ｓｉ化合物半導体層４として２．２ｅＶのバンドギャップを有する立方晶のＳｉＣを用いた場合の半導体装置の絶縁破壊電界は、１．０×１０⁶Ｖ／ｃｍとなった。Ｓｉ化合物半導体層４の代わりにＳｉ層を用いた場合の半導体装置の絶縁破壊電界は、３．０×１０⁵Ｖ／ｃｍとなった。この結果から、本実施の形態の半導体装置の絶縁破壊電界は、Ｓｉ層を用いた場合の絶縁破壊電界に比べて約３倍大きくなっており、耐圧性能の向上が確認された。

［第２の実施の形態］

図３は、本発明の第２の実施の形態における半導体装置の構成を示す断面図である。

図３を参照して、本実施の形態における半導体装置は、裏面電極１７をさらに備えている点で、図１に示す第１の実施の形態の半導体装置とは異なっている。裏面電極１７は、Ｓｉ基板１の主面１ｂに接触するように形成されている。裏面電極１７は、ソース電極１１と電気的に接続されている。これにより、基板１の主面１ｂはソース電極１１と同じ電位（接地電位ＧＮＤ）とされている。裏面電極１７は、たとえば蒸着法、ＭＯＣＶＤ法、またはスパッタ法などにより形成される。

なお、裏面電極１７はソース電極１１と同電位に保たれるものである必要は無く、ｐ型半導体層３とｎ型半導体層５との間のｐｎ接合が逆バイアス状態になるように、Ｓｉ基板１の主面１ｂの電位を固定するものであればよい。

これ以外の半導体装置の構成は、図１に示す第１の実施の形態の半導体装置の構成と同様であるので、同一の部材には同一の符号を付し、その説明は繰り返さない。

本実施の形態によれば、裏面電極１７の電位が固定されるので、半導体装置の動作状態の変化によるＳｉ基板１の電位の変化を防ぐことができ、半導体装置の電気的動作を安定させることができる。

加えて、裏面電極１７の電位がソース電極１１と同じ電位に保たれるので、ドレイン電極１５にプラスの電圧ＶＤが印加されると、ドレイン電極１５とＳｉ基板１の主面１ｂとの間にはソース・ドレイン間電圧に等しい電圧が印加される。この電圧によってｐ型半導体層３とｎ型半導体層５との間のｐｎ接合は逆バイアス状態となる。その結果、半導体装置の縦方向耐圧は向上し、ドレイン電極１５とＳｉ基板１の主面１ｂとの間の破壊が防止される。

［第３の実施の形態］

図４は、本発明の第３の実施の形態における半導体装置の第１の構成を示す断面図である。

図４を参照して、本実施の形態における半導体装置は、Ｓｉ化合物半導体層４がｎ型半導体層６ａ（他のｎ型半導体層の一例）をさらに含んでいる点で、図１に示す第１の実施の形態の半導体装置とは異なっている。ｎ型半導体層６ａは、Ｓｉ基板１の主面１ａ上に形成されており、ｎ型半導体層５とともにｐ型半導体層３を挟んでいる。これにより、ｎ型半導体層６ａとｐ型半導体層３とが新たなｐｎ接合を構成する。新たなｐｎ接合は、ｐ型半導体層３とｎ型半導体層５とが構成するｐｎ接合とは逆の向きとなる。ｎ型半導体層６ａは、たとえばエピタキシャル成長、熱拡散またはイオン注入などの方法で形成される。

これ以外の半導体装置の構成は、図１に示す第１の実施の形態の半導体装置の構成と同様であるので、同一の部材には同一の符号を付し、その説明は繰り返さない。

本実施の形態によれば、Ｓｉ基板１の主面１ｂに対して不意にサージ電圧が印加された場合などに、ｎ型半導体層６ａとｐ型半導体層３との間のｐｎ接合が逆バイアス状態となり、ｎ型半導体層６ａとｐ型半導体層３との間のｐｎ接合の空乏層が厚くなる。これによって、ソース電極１１、ゲート電極１３、およびドレイン電極１５の各々と、Ｓｉ基板１の主面１ｂとの間の破壊が防止される。

図５は、本発明の第３の実施の形態における半導体装置の第２の構成を示す断面図である。

図５を参照して、本実施の形態における半導体装置は、Ｓｉ化合物半導体層４がｎ型半導体層６ａの代わりにｐ型半導体層６ｂ（他のｐ型半導体層の一例）をさらに含んでいる点において、図４の構成と異なっている。ｐ型半導体層６ｂは、ｎ型半導体層５の表面に形成されており、ｐ型半導体層３とともにｎ型半導体層５を挟んでいる。これにより、ｎ型半導体層５とｐ型半導体層６ｂとが新たなｐｎ接合を構成する。新たなｐｎ接合は、ｐ型半導体層３とｎ型半導体層５とが構成するｐｎ接合とは逆の向きとなる。ｐ型半導体層６ｂは、たとえばエピタキシャル成長、熱拡散またはイオン注入などの方法で形成される。この半導体装置によれば、上述の効果と同様の効果を得ることができる。

なお、Ｓｉ化合物半導体層４は、ｐ型とｎ型とが交互になるように積層して形成された２層以上のｐ型半導体層と２層以上のｎ型半導体層とを含んでいてもよい。

［第４の実施の形態］

図６は、本発明の第４の実施の形態における半導体装置の構成を示す断面図である。

図６を参照して、本実施の形態における半導体装置は、Ｓｉ基板の代わりにＳＯＩ基板１を用いている点で、図１に示す第１の実施の形態の半導体装置とは異なっている。ＳＯＩ基板とは、絶縁膜上に形成した単結晶Ｓｉの基板である。ＳＯＩ基板１は、Ｓｉ基板２１と、ＳｉＯ₂（二酸化ケイ素）層２２と、ＳＯＩ層２３とを含んでいる。Ｓｉ基板２１の表面にはＳｉＯ₂層２２が形成されている。ＳｉＯ₂層２２の表面にはＳｉよりなるＳＯＩ層２３が形成されている。ＳＯＩ基板１は任意の方法で作製される。

本実施の形態によれば、Ｓｉ化合物半導体層４の下地層としてＳＯＩ基板１を用いることで、半導体装置の接合容量を小さくすることができ、耐圧性を向上することができる。

［第５の実施の形態］

図７は、本発明の第５の実施の形態における半導体装置の構成を示す断面図である。

図７を参照して、本実施の形態における半導体装置は、裏面電極１７をさらに備えている点、およびｎ型半導体層５の表面にｐ型半導体層３が形成されている点で、図１に示す第１の実施の形態の半導体装置とは異なっている。裏面電極１７は、Ｓｉ基板１の主面１ｂに接触するように形成されている。裏面電極１７は、ドレイン電極１５と電気的に接続されている。これにより、基板１の主面１ｂはドレイン電極１５と同じ電位とされている。ｎ型半導体層５はＳｉ基板１の主面１ａに形成されている。ｐ型半導体層３は、ｎ型半導体層５よりもＳｉ基板１から離れた位置（言い換えれば、ｎ型半導体層５表面）に形成されている。

これ以外の半導体装置の構成は、図１に示す第１の実施の形態の半導体装置の構成と同様であるので、同一の部材には同一の符号を付し、その説明は繰り返さない。

本実施の形態によれば、裏面電極１７の電位が固定されるので、半導体装置の動作状態の変化によるＳｉ基板１の電位の変化を防ぐことができ、半導体装置の電気的動作を安定させることができる。

加えて、裏面電極１７の電位がドレイン電極１５と同じ電位に保たれるので、ドレイン電極１５にプラスの電圧ＶＤが印加されると、ソース電極１１とＳｉ基板１の主面１ｂとの間にはソース・ドレイン間電圧に等しい電圧が印加される。この電圧によってｐ型半導体層３とｎ型半導体層５との間のｐｎ接合は逆バイアス状態となる。その結果、半導体装置の縦方向耐圧は向上し、ソース電極１１とＳｉ基板１の主面１ｂとの間の破壊が防止される。

［第６の実施の形態］

図８は、本発明の第６の実施の形態における半導体装置の構成を示す断面図である。

図８を参照して、本実施の形態における半導体装置は、横型のｐチャネル型のＭＯＳＦＥＴである。Ｓｉ化合物半導体層４は、ｎ型半導体層５と、ｐ型半導体層３と、デバイス形成層１０とを含んでいる。デバイス形成層１０は、ｎ型の導電型を有するＳｉ化合物よりなっている。デバイス形成層１０にはＭＯＳＦＥＴが形成されている。ｎ型半導体層５およびｐ型半導体層３は、ｐｎ接合を構成している。ｎ型半導体層５およびｐ型半導体層３は、バッファ層（耐圧構造）として機能し、Ｓｉ基板１とＭＯＳＦＥＴとの間に設けられている。

ｎ型半導体層５はＳｉ基板１の主面１ａに形成されている。ｐ型半導体層３は、ｎ型半導体層５よりもＳｉ基板１から離れた位置（言い換えれば、ｎ型半導体層５の表面）に形成されている。デバイス形成層１０は、ｐ型半導体層３よりもＳｉ基板１から離れた位置（言い換えれば、ｐ型半導体層３の表面）に形成されている。

デバイス形成層１０の表面には、高濃度のｐ型不純物領域５ａおよび５ｂが互いに間隔を空けて形成されている。ソース電極１１およびドレイン電極１５の各々は、ｐ型不純物領域５ａおよび５ｂの各々と接触するように、デバイス形成層１０の表面に形成されている。デバイス形成層１０の表面におけるソース電極１１およびドレイン電極１５の周囲には、たとえばＳｉＯ₂よりなる絶縁層１２が形成されている。ゲート電極１３は、デバイス形成層１０の表面におけるソース電極１１とドレイン電極１５との間に、絶縁層１２を介して形成されている。窒化物半導体層は形成されていない。

ソース電極１１およびＳｉ基板１の主面１ｂは、常に、接地電位ＧＮＤに保たれる。この状態で、ゲート電極１３およびドレイン電極１５の各々にマイナスの電圧（ソース電極１１とドレイン電極１５との間に、たとえば−６００Ｖの電圧）を印加すると、ゲート電極１３の真下のデバイス形成層１０の表面に正孔のチャネルが形成され、ソース電極１１からドレイン電極１５へ電流が流れる。この電流の大きさは、ゲート電極１３に印加される電圧によって制御される。

ドレイン電極１５にマイナスの電圧が印加されると、ドレイン電極１５とＳｉ基板１の主面１ｂとの間にはソース・ドレイン間電圧に等しい電圧が印加される。これにより、ｐ型半導体層３内の正孔、およびデバイス形成層１０内の電子は、ｐ型半導体層３とデバイス形成層１０との接合界面に集まる。また、ｎ型半導体層５内の電子は、Ｓｉ基板１とｎ型半導体層５との接合界面に集まる。その結果、ｐ型半導体層３とｎ型半導体層５との間のｐｎ接合は逆バイアス状態となり、ｐ型半導体層３とｎ型半導体層５との間のｐｎ接合の空乏層は厚くなる。これによって、半導体装置の縦方向耐圧は向上し、ドレイン電極１５とＳｉ基板１の主面１ｂとの間の破壊が防止される。

ｐ型不純物領域５ａおよび５ｂは、たとえば、デバイス形成層１０の表面にレジストをパターニングし、このレジストによってマスクされていないデバイス形成層１０の表面からｐ型不純物をイオン注入し、さらにアニールを行うことによって形成される。

これ以外の半導体装置の構成は、図１に示す第１の実施の形態の半導体装置の構成と同様であるので、同一の部材には同一の符号を付し、その説明は繰り返さない。

本実施の形態によれば、ｐ型半導体層３とｎ型半導体層５との間のｐｎ接合の作用により、ＭＯＳＦＥＴの縦方向耐圧が向上し、ドレイン電極１５とＳｉ基板１の主面１ｂとの間の破壊が防止される。

ところで、バルクのＳｉＣ基板と比較して、Ｓｉ基板上に形成されたＳｉＣは次の利点を有している。通常Ｓｉ基板上に形成されたＳｉＣは、３Ｃ−ＳｉＣの結晶構造を有しているのに対して、ＳｉＣ基板は４Ｈ―ＳｉＣの結晶構造を有している。３Ｃ−ＳｉＣは、４Ｈ−ＳｉＣと比較して界面移動度が大きいという特徴がある。このため、本実施の形態において、Ｓｉ化合物半導体層４が３Ｃ−ＳｉＣよりなる場合には、Ｓｉ化合物半導体層４表面にチャネルが形成されるので、ＭＯＳＦＥＴの動作速度を向上することができる。

なお、本実施の形態における半導体装置は、横型のｎチャネル型のＭＯＳＦＥＴであってもよい。この場合の半導体装置において、デバイス形成層１０は、ｐ型の導電型を有するＳｉ化合物よりなっている。ｐ型半導体層３はＳｉ基板１の主面１ａに形成されている。ｎ型半導体層５は、ｐ型半導体層３よりもＳｉ基板１から離れた位置（言い換えれば、ｐ型半導体層３の表面）に形成されている。デバイス形成層１０は、ｎ型半導体層５よりもＳｉ基板１から離れた位置（言い換えれば、ｎ型半導体層５の表面）に形成されている。デバイス形成層１０には、横型のｎチャネル型のＭＯＳＦＥＴが形成されている。

［その他］

Ｓｉ化合物半導体層上に形成される半導体装置は、上述の実施の形態で示したものの他、発光ダイオード、バイポーラトランジスタ、ＭＥＳＦＥＴ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃt Ｔｒａｎｓｉｓｔｏｒ）、縦型トランジスタ、または半導体レーザなど、任意のものであればよい。

上述の実施の形態は、互いに組み合わせることができる。たとえば、第２または第５の実施の形態の裏面電極を備えた構成を、第３、第４、または第６の実施の形態の構成に適用してもよい。第３の実施の形態の他のｎ型半導体層（ｎ型半導体層６ａ）または他のｐ型半導体層（ｐ型半導体層６ｂ）を備えた構成を、第４、第５、または第６の実施の形態の構成に適用しても良い。第４の実施の形態のＳＯＩ基板を用いた構成を、第５または第６の実施の形態の構成に適用してもよい。

上述の実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１，２１ Ｓｉ基板またはＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板
１ａ，１ｂ 基板の主面
３，６ｂ ｐ型半導体層
４ Ｓｉ化合物半導体層
５，６ａ ｎ型半導体層
５ａ，５ｂ ｐ型不純物領域
７ ＧａＮ層
８ 窒化物半導体層
９ ＡｌＧａＮ層
１０ デバイス形成層
１１ ソース電極
１２ 絶縁層
１３ ゲート電極
１５ ドレイン電極
１７ 裏面電極
２２ ＳｉＯ₂層
２３ ＳＯＩ層
ＧＮＤ 接地電位
ＴＥ 二次元電子ガス
ＶＤ，ＶＧ 電圧
ＶＬ 空乏層

Claims (3)

1. 一方の主面と、前記一方の主面と反対側にある他方の主面とを有するＳｉ基板またはＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板と、
   前記Ｓｉ基板またはＳＯＩ基板の前記一方の主面に形成され、ワイドギャップ半導体であるＳｉ化合物よりなるＳｉ化合物半導体層とを備え、
   前記Ｓｉ化合物半導体層は、ｐｎ接合を構成するｐ型半導体層とｎ型半導体層とを含み、
   前記Ｓｉ化合物半導体層における前記Ｓｉ基板またはＳＯＩ基板の側とは反対側に形成された第１および第２の電極と、
   前記Ｓｉ基板またはＳＯＩ基板の前記他方の主面に形成され、前記第１および第２の電極のうち一方の電極と電気的に接続された裏面電極とをさらに備え、
   前記ｐｎ接合は、前記裏面電極と、前記第１および第２の電極のうち他方の電極との間に電圧が印加されている場合に逆バイアス状態となり、
   前記Ｓｉ化合物半導体層は、前記ｎ型半導体層とともに前記ｐ型半導体層を挟み、かつ前記ｐ型半導体層とｐｎ接合を構成する他のｎ型半導体層をさらに含む、半導体装置。
2. 一方の主面と、前記一方の主面と反対側にある他方の主面とを有するＳｉ基板またはＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板と、
   前記Ｓｉ基板またはＳＯＩ基板の前記一方の主面に形成され、ワイドギャップ半導体であるＳｉ化合物よりなるＳｉ化合物半導体層とを備え、
   前記Ｓｉ化合物半導体層は、ｐｎ接合を構成するｐ型半導体層とｎ型半導体層とを含み、
   前記Ｓｉ化合物半導体層における前記Ｓｉ基板またはＳＯＩ基板の側とは反対側に形成された第１および第２の電極と、
   前記Ｓｉ基板またはＳＯＩ基板の前記他方の主面に形成され、前記第１および第２の電極のうち一方の電極と電気的に接続された裏面電極とをさらに備え、
   前記ｐｎ接合は、前記裏面電極と、前記第１および第２の電極のうち他方の電極との間に電圧が印加されている場合に逆バイアス状態となり、
   前記Ｓｉ化合物半導体層は、前記ｐ型半導体層とともに前記ｎ型半導体層を挟み、かつ前記ｎ型半導体層とｐｎ接合を構成する他のｐ型半導体層をさらに含む、半導体装置。
3. 前記Ｓｉ化合物は、２ｅＶ以上３．２６ｅＶ以下のバンドギャップを有する、請求項１または２に記載の半導体装置。