WO2021131893A1 - トレンチ型ｍｅｓｆｅｔ - Google Patents

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WO2021131893A1
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公平 佐々木
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株式会社ノベルクリスタルテクノロジー
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    • H01L29/8613—Mesa PN junction diodes

Definitions

  • the present invention relates to a trench type MESFET.
  • Trench-type MOSFETs have high withstand voltage characteristics due to their trench gate structure.
  • the resistance of the semiconductor layer and the withstand voltage characteristic are correlated.
  • the withstand voltage characteristic can be improved, but on the other hand, the conduction loss becomes large. Since the trench type MOSFET can improve the withstand voltage characteristic without increasing the resistance of the semiconductor layer due to its trench gate structure, it is easy to achieve both high withstand voltage and low loss as compared with the planar type MOSFET.
  • the trench-type MOSFET as disclosed in Patent Document 1 cannot operate at a very high frequency, and is required to operate at a high frequency such as application to a base station facility of a mobile phone or a wireless power feeding facility. It cannot be used for various purposes.
  • An object of the present invention is to provide a trench type MESFET that has a high withstand voltage and can be driven at a high frequency.
  • One aspect of the present invention provides the following trench-type MESFETs [1] to [5] in order to achieve the above object.
  • An n-type semiconductor layer composed of a Ga 2 O 3 system single crystal and having a plurality of trenches opening on one surface, a first insulator embedded in the bottom of each of the plurality of trenches, and the above. It is embedded on the first insulator of each of the plurality of trenches, and is connected to a mesa-shaped portion between the gate electrode that contacts the n-type semiconductor layer on the side surface thereof and the adjacent trench of the n-type semiconductor layer.
  • a trench type MESFET comprising a drain electrode directly or indirectly connected to.
  • FIG. 1 is a vertical cross-sectional view of the trench type MESFET according to the first embodiment.
  • FIG. 2 is a partially enlarged view of FIG. 1 in which the vicinity of the bottom of the trench of the trench type MESFET is enlarged.
  • FIG. 3 shows the relationship between the gate voltage and the gate leak current and the gate voltage and the drain current in the trench type MESFET according to the first embodiment when the material of the gate electrode is Pt and a drain voltage of 1.2 kV is applied. It is a graph which shows the relationship.
  • FIG. 4 is a vertical cross-sectional view of the pn junction diode according to the first embodiment.
  • FIG. 5 is a graph showing the relationship between the applied voltage and the current density of the pn junction diode according to the first embodiment.
  • FIG. 6 shows the relationship between the gate voltage and the gate leak current and the gate voltage and the drain current in the trench type MESFET according to the first embodiment when the material of the gate electrode 13 is NiO and a drain voltage of 1.2 kV is applied. It is a graph which shows the relationship of.
  • FIG. 7 is a graph showing the relationship between the drain voltage and the drain current in the trench type MESFET according to the first embodiment when the material of the gate electrode 13 is NiO and a gate voltage of 0 to 1.6 V is applied.
  • FIG. 8 is a graph showing the relationship between the radius of curvature of the gate electrode and the electric field strength at points in the channel layer and the insulator in the trench type MESFET according to the second embodiment.
  • FIG. 7 is a graph showing the relationship between the drain voltage and the drain current in the trench type MESFET according to the first embodiment when the material of the gate electrode 13 is NiO and a gate voltage of 0 to 1.6 V is applied.
  • FIG. 8 is a graph showing the relationship between the radius
  • FIG. 9 is a graph showing the relationship between the donor concentration of the pressure-resistant layer and the electric field strength at points in the pressure-resistant layer and the insulator in the trench-type MESFET according to the third embodiment.
  • FIG. 10 is a graph showing the relationship between the thickness of the insulator and the electric field strength at points in the pressure-resistant layer and the insulator in the trench type MESFET according to the fourth embodiment.
  • FIG. 1 is a vertical cross-sectional view of a trench-type MESFET (Metal Semiconductor Field Effect Transistor) 1 according to the first embodiment.
  • the trench type MESFET1 is a vertical field effect transistor having a trench gate structure.
  • the trench-type MESFET1 is an n-type semiconductor which is a layer laminated on the n-type semiconductor substrate 10 and the n-type semiconductor substrate 10 and has a plurality of trenches 12 which are open on a surface 19 opposite to the n-type semiconductor substrate 10.
  • the n-type semiconductor layer 11 is embedded on the layer 11, the first insulator 14 embedded in the bottom of each of the plurality of trenches 12, and the first insulator 14 of each of the plurality of trenches 12, and on the side surface thereof.
  • the gate electrode 13 in contact with the source electrode 16 connected to the mesa-shaped portion 18 between the adjacent trenches 12 of the n-type semiconductor layer 11, and the surface of the n-type semiconductor substrate 10 opposite to the n-type semiconductor layer 11.
  • a drain electrode 17 formed above is provided.
  • a depletion layer is formed in the mesa-shaped portion 18 of the n-type semiconductor layer 11 by a Schottky barrier formed at the interface between the n-type semiconductor layer 11 and the gate electrode 13.
  • the thickness of the depletion layer depends on the gate voltage (the voltage applied to the gate electrode 13 and the voltage applied between the source electrode and the gate electrode 13 when the source electrode 16 is grounded). It is possible to open and close the channel in the mesa shape portion 18.
  • the trench type MESFET1 may be a normally-off type or a normally-on type, but when used as a power device, it is usually manufactured as a normally-off type from the viewpoint of safety. This is to prevent the source electrode 16 and the drain electrode 17 from conducting each other when the gate becomes uncontrollable due to a disconnection of the gate circuit or the like.
  • the channel in the mesa shape portion 18 is closed by the depletion layer when the gate voltage is not applied. Then, by applying a gate voltage equal to or higher than the threshold voltage, the depletion layer becomes thin and the channel opens, and a current flows from the drain electrode 17 to the source electrode 16.
  • the n-type semiconductor substrate 10 is composed of an n-type Ga 2 O 3 system single crystal containing Group IV elements such as Si and Sn as donors.
  • the donor concentration of the n-type semiconductor substrate 10 is, for example, 1.0 ⁇ 10 18 cm -3 or more and 1.0 ⁇ 10 20 cm -3 or less.
  • the thickness of the n-type semiconductor substrate 10 is, for example, 10 ⁇ m or more and 600 ⁇ m or less.
  • the Ga 2 O 3 system single crystal refers to a Ga 2 O 3 single crystal or a Ga 2 O 3 single crystal to which an element such as Al or In is added.
  • it is a Ga 2 O 3 single crystal to which Al and In are added (Ga x Al y In (1-xy) ) 2 O 3 (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y).
  • ⁇ 1 It may be a single crystal.
  • Al the bandgap widens, and when In is added, the bandgap narrows.
  • the Ga 2 O 3 single crystal described above has, for example, a ⁇ -type crystal structure.
  • the plane orientation of the n-type semiconductor substrate 10 is not particularly limited, it is preferable growth rate of the Ga 2 O 3 system single crystal constituting the n-type semiconductor layer 11 is larger (001) plane. Alternatively, it is preferable that the surface is a (011) surface on which a Ga 2 O 3 system single crystal film having a flat surface can be grown.
  • the n-type semiconductor layer 11 is composed of an n-type Ga 2 O 3 system single crystal containing Group IV elements such as Si and Sn as donors.
  • the thickness T of the n-type semiconductor layer 11 is, for example, 1 ⁇ m or more and 500 ⁇ m or less.
  • the n-type semiconductor layer 11 includes a channel layer 11b in which a gate electrode 13 is embedded and a channel is formed when a gate voltage is applied, a pressure resistant layer 11a for maintaining a withstand voltage under the channel layer 11b, and a source electrode. It has a contact layer 11c formed in the vicinity of the interface with the 16 by ion implantation, epitaxial growth, or the like for ohmic connection of the source electrode 16 to the n-type semiconductor layer 11.
  • the region below the height of the bottom of the trench 12 in the n-type semiconductor layer 11 (drain electrode 17 side), that is, the bottom of the trench 12 and the bottom surface 20 of the n-type semiconductor layer 11 (the surface on the drain electrode 17 side). ) region between is breakdown voltage layers 11a, its thickness and T p. Further, in the n-type semiconductor layer 11, the region above the bottom height of the trench 12 (source electrode 16 side) is the channel layer 11b, and the contact layer 11c is provided near the upper end of the channel layer 11b.
  • the donor concentration of the pressure-resistant layer 11a is one of the parameters that determine the pressure-resistant characteristics of the trench-type MESFET1, and assuming that the dielectric breakdown electric field strength of Ga 2 O 3 is constant at 8 MV / cm, it is 3 to obtain a pressure-resistant layer of 600 V.
  • ⁇ 10 17 cm -3 or less 1.5 ⁇ 10 17 cm -3 or less to obtain a withstand voltage of 1200 V, 5.4 ⁇ 10 16 cm -3 or less to obtain a withstand voltage of 3300 V, withstand voltage of 6600 V 2.7 ⁇ 10 16 cm -3 or less to obtain, 1.5 ⁇ 10 16 cm -3 or less to obtain a withstand voltage of 12,000 V, 2 ⁇ to obtain a withstand voltage of 100,000 V It is preferably about 10 15 cm -3 or less.
  • the respective concentrations may be set appropriately. Further, when the maximum dielectric breakdown electric field strength of Ga 2 O 3 is about 4 MV / cm, the above concentrations are each less than half the value.
  • the breakdown electric field strength of Ga 2 O 3 is an estimate from the band gap 8 MV / cm constant and then, for example, in order to obtain the performance of a withstand voltage of 600 V used for home appliances and automobiles, at least about 1 to 2 ⁇ m or more is required, and in order to obtain a withstand voltage of 1200 V used for industrial equipment, about 3 ⁇ m or more, a large size such as a Shinkansen.
  • a withstand voltage of 3300V used for transportation equipment it is about 8 to 9 ⁇ m or more, and to obtain a withstand voltage of 6600V for high-power applications such as electric transmission, it is about 16 to 17 ⁇ m or more. It is necessary to have about 30 ⁇ m or more to obtain 20,000 V, and about 250 ⁇ m or more to obtain a withstand voltage of 100,000 V with a high-voltage breaker.
  • the maximum dielectric breakdown electric field strength of Ga 2 O 3 has not been measured at this time, and if it is about 4 MV / cm, which is the maximum value in the measured values, the above film thickness needs to be doubled.
  • the thickness T p may be shorter than 1 [mu] m, but from the viewpoint of production stability, 1 [mu] m approximately at a minimum, it is preferred that. Therefore, the thickness T p is preferably at 1 ⁇ m or more and 500 ⁇ m or less.
  • the channel concentration of the channel layer 11b (donor concentration in the region between the two adjacent gate electrodes 13) and the mesa width W m, which is the width of the mesa-shaped portion 18, are such that the trench type MESFET1 is a normally-off type or a normally-on type. It is one of the parameters to determine whether or not, and when forming a normally-off type, the channel concentration is low and the mesa width W m is narrow, and when forming a normally-on type, the channel concentration is high and the mesa width W m is wide. do it.
  • the work function of the gate electrode 13 is 4.5 eV, and the channel concentration of the channel layer 11b is 5 ⁇ 10 15 cm- 3 to 1 ⁇ .
  • the mesa width W m is 0.4 ⁇ m or less
  • the work function of the gate electrode 13 is 5.0 eV
  • the channel concentration of the channel layer 11b is 5 ⁇ 10 15 cm- 3 or less.
  • the mesa width W m is 0.6 ⁇ m or less
  • the work function of the gate electrode 13 is 5.0 eV
  • the channel concentration of the channel layer 11b is larger than 5 ⁇ 10 15 cm- 3 and 1 ⁇ 10 16 cm- 3 or less.
  • the mesa width W m is 0.4 ⁇ m or less
  • the work function of the gate electrode 13 is 5.5 to 6.5 eV
  • the channel concentration of the channel layer 11b is 5 ⁇ 10 15 cm- 3 to 1 ⁇ 10 16 cm- 3.
  • the mesa width W m is preferably 0.6 ⁇ m or less.
  • the width W m of the mesa-shaped region is smaller, the channel concentration can be increased, so that the on-resistance of the channel layer 11b can be reduced.
  • the narrower the width W m the higher the manufacturing difficulty, and as a result, there is a problem that the manufacturing yield decreases.
  • the width W m of the mesa-shaped region is preferably 0.5 ⁇ m or more and 2 ⁇ m or less, and the EB having a higher resolution (EB).
  • the width W m of the mesa-shaped region is preferably 0.1 ⁇ m or more and 2 ⁇ m or less.
  • the width W t of the trench 12 also depends on the resolution of the exposure apparatus, it is preferable to set the width W t in the same numerical range as the width W m of the mesa-shaped region according to the type of the exposure apparatus to be used.
  • the thickness of the contact layer 11c is, for example, 10 nm or more and 5 ⁇ m or less.
  • the donor concentration of the contact layer 11c is higher than the channel concentration of the channel layer 11b, for example, 1 ⁇ 10 18 cm -3 or more and 1 ⁇ 10 21 cm -3 or less.
  • the gate electrode 13 is made of a material capable of opening and closing the channel in the mesa-shaped portion 18 by applying a gate voltage within a range where gate leakage does not occur.
  • a gate voltage in a range where gate leakage does not occur is applied, and a wide range of current is applied from the drain electrode 17 to the source electrode 16. Can be flushed to.
  • the insulator 14 is embedded in the bottom of the trench 12 and is located between the gate electrode 13 and the pressure resistant layer 11a.
  • the insulator 15 is embedded on the gate electrode 13 of the trench 12 and is located between the gate electrode 13 and the source electrode 16.
  • the insulator 14 and the insulator 15 are made of, for example, HfO 2 or SiO 2 .
  • the n-type semiconductor layer 11 is made of, for example, an epitaxial growth film formed by the HVPE method or the like.
  • chloride gas is used as a raw material for a Ga 2 O 3 system single crystal or a dopant raw material, so that the n type semiconductor layer 11 is a raw material for a Ga 2 O 3 system single crystal or Contains Cl derived from the dopant raw material.
  • the crystal growth rate is high, so that the film formation time can be shortened and the cost can be reduced.
  • the n-type semiconductor layer 11 having good crystal quality can be formed, so that the manufacturing yield can be improved.
  • the donor concentration can be controlled with high accuracy.
  • the contact layer 11c may be formed by injecting a donor into the upper part of the channel layer 11b formed by epitaxial growth by using an ion implantation method, but the Ga 2 O 3 system while adding donor impurities. By forming by crystal growth of a single crystal, the manufacturing cost can be suppressed.
  • the source electrode 16 is formed on the upper surface 19 of the n-type semiconductor layer 11 and is connected to the mesa-shaped portion 18.
  • the drain electrode 17 is connected to the surface of the n-type semiconductor substrate 10 opposite to the n-type semiconductor layer 11, but when the trench-type MESFET 1 does not include the n-type semiconductor substrate 10.
  • the n-type semiconductor layer 11 may be connected to the surface opposite to the source electrode 16. That is, the drain electrode 17 is directly or indirectly connected to the side opposite to the source electrode 16 of the n-type semiconductor layer 11.
  • the source electrode 16 and the drain electrode 17 are ohmic-connected to the contact layer 11c and the n-type semiconductor substrate 10 of the n-type semiconductor layer 11, respectively.
  • the source electrode 16 and the drain electrode 17 have, for example, a Ti / Au laminated structure.
  • FIG. 2 is a partially enlarged view of FIG. 1 in which the vicinity of the bottom of the trench 12 of the trench type MESFET1 is enlarged.
  • the circle C shown in FIG. 2 is a circle including the arc when the vicinity of the apex of the curve of the bottom edge 130 of the gate electrode 13 is approximated to an arc in the cross section in the width direction of the trench 12, and the radius of the circle C. Corresponds to the radius of curvature R.
  • the value of the radius of curvature R is 0.1 ⁇ m or more. It is preferable to have.
  • the field strength in the P 3 points in a pressure layer 11a in the vicinity of the width W t direction of the center of the bottom of the trench 12, and points in the insulator 14 in the vicinity of the width W t direction of the center of the bottom of the trench 12 P electric field intensity in 4, the donor concentration of the breakdown voltage layers 11a, and depends on the thickness T i of the insulator 14.
  • the n-type semiconductor layer 11 Dielectric breakdown in the insulator 14 can be suppressed.
  • the pressure resistant layer 11a is used.
  • donor concentration of preferably 7 ⁇ is 10 16 cm -3 or less, and the thickness T i of the insulator 14, 50 nm or more, is preferably within the range of 300 nm.
  • the insulator 14 and the insulator 15 are formed by, for example, an atomic layer deposition method (ALD).
  • ALD atomic layer deposition method
  • the shape of the upper edge of the insulator 14 can be controlled by the formation conditions of the insulator 14, and the radius of curvature R of the gate electrode 13 can be controlled thereby.
  • the current-voltage characteristics of the trench-type MESFET1 according to the above embodiment were investigated by simulation.
  • the electron affinity of the n-type semiconductor layer 11 was set to 3.7 eV assuming that the material was Ga 2 O 3 , and the potential of the source electrode 16 was set to 0 V.
  • FIG. 3 shows the gate voltage and gate leak current in the trench type MESFET1 when the work function of the gate electrode 13 is set to 5.0 eV assuming that the material is Pt and a drain voltage of 20 V is applied. It is a graph which shows the relationship of, and the relationship between a gate voltage and a drain current.
  • a gate leak occurs when the gate voltage exceeds 1 V. Then, by applying a gate voltage of 0 to 1 V that does not cause a gate leak, a drain current of about 0 to 0.8 ⁇ 10-6 A flows.
  • the threshold voltage (gate voltage at which the drain current starts to flow) is about 0.7 V.
  • NiO is suitable as a material for the gate electrode 13.
  • FIG. 4 is a vertical cross-sectional view of the pn junction diode 50 using the p-type NiO film as the p layer used in the above research.
  • the pn junction diode 50 is formed on the n-type Ga 2 O 3 substrate 51, the n-type Ga 2 O 3 film 52 formed on the n-type Ga 2 O 3 substrate 51, and the n-type Ga 2 O 3 film 52.
  • the cathode electrode 55 is provided.
  • the n-type Ga 2 O 3 film 52 and the p-type NiO film 53 form a pn junction, and the pn junction diode 50 utilizes the rectification property of this pn junction.
  • the pn junction diode 50 by applying a forward voltage (positive potential on the anode electrode 54 side) between the anode electrode 54 and the cathode electrode 55, the p-type NiO seen from the n-type Ga 2 O 3 film 52 The potential barrier at the interface between the film 53 and the n-type Ga 2 O 3 film 52 is lowered, and a current flows from the anode electrode 54 to the cathode electrode 55.
  • the n-type Ga 2 O 3 substrate 51 is composed of an n-type Ga 2 O 3 single crystal containing Sn as a donor impurity.
  • the donor concentration of the n-type Ga 2 O 3 substrate 51 is approximately 1.0 ⁇ 10 18 cm -3 .
  • the thickness of the n-type Ga 2 O 3 substrate 51 is approximately 600 ⁇ m.
  • the n-type Ga 2 O 3 film 52 is composed of an n-type Ga 2 O 3 single crystal containing Si as a donor impurity.
  • the donor concentration of the n-type Ga 2 O 3 membrane 52 is 6 ⁇ 10 16 cm -3 .
  • the thickness of the n-type Ga 2 O 3 film 52 is approximately 3 ⁇ m.
  • the p-type NiO film 53 is made of p-type NiO.
  • the anode electrode 54 is made of a circular Ni film having a diameter of 300 ⁇ m, and forms an ohmic contact with the p-type NiO film 53.
  • the cathode electrode 55 is made of a Ti / Au film and forms an ohmic contact with the n-type Ga 2 O 3 substrate 51.
  • FIG. 5 is a graph showing the relationship between the applied voltage and the current density of the pn junction diode 50. From the characteristics of the pn junction diode 50 shown in FIG. 5, it is estimated that when NiO is used as the material of the gate electrode 13 of the trench type MESFET1, a Schottky barrier of about 2 eV is formed, and the work function of NiO is estimated from this. Was estimated to be 5.7 eV.
  • FIG. 6 is a graph showing the relationship between the gate voltage and the gate leak current and the relationship between the gate voltage and the drain current in the trench type MESFET1 when the material of the gate electrode 13 is NiO and a drain voltage of 20 V is applied. ..
  • NiO is a material for the gate electrode 13 rather than Pt because of the upper limit of the gate voltage that can be applied to the gate electrode 13 while suppressing the occurrence of gate leak and the range of the drain current that can flow while suppressing the occurrence of gate leak. It was confirmed that it was preferable.
  • FIG. 7 shows the drain voltage in the trench type MESFET1 when the work function of the gate electrode 13 is set to 5.7 eV assuming that the material is NiO and a gate voltage of 0 to 1.6 V is applied. It is a graph which shows the relationship with a drain current. According to FIG. 7, a clean current-voltage characteristic is obtained.
  • n-type material of the semiconductor layer 11 (the mother crystal) was set to Ga 2 O 3 single crystal, the same result even when set to the other Ga 2 O 3 single crystal Is obtained.
  • the radius of curvature R and the point P 1 and the insulator 14 in the channel layer 11b at the apex of the curve of the bottom edge 130 of the gate electrode 13 point P 2 was investigated by simulation the relationship between the electric field intensity in (see FIG. 2).
  • the electron affinity of the n-type semiconductor layer 11 is 3.7 eV
  • the thickness T p of the pressure resistant layer 11a is 4.3 ⁇ m
  • the width W m of the mesa shape portion 18 is 0.4 ⁇ m
  • the channel concentration of the channel layer 11b the 1 ⁇ 10 16 cm- 3, the withstand voltage layer 11a of the donor concentration 9 ⁇ 10 16 cm -3, dielectric constant 22 of the insulator 14, 0.2 [mu] m thickness T i of the insulator 14, the gate electrode 13
  • the work function was set to 5.0 eV
  • the potentials of the source electrode 16 and the gate electrode 13 were set to 0 V
  • the potential of the drain electrode 17 was set to 1200 V.
  • the electron affinity of 3.7 eV of the n-type semiconductor layer 11 assumes that the material is Ga 2 O 3 , and the work function of 5.0 eV of the gate electrode 13 is that the material is Pt.
  • the dielectric constant of 22 of the insulator 14 is based on the assumption that the material is HfO 2 .
  • Figure 8 is a graph showing the relationship between the electric field intensity at a point P 2 in the P 1 and the insulator 14 points in the radius of curvature R and the channel layer 11b. Table 1 below shows the numerical values of the plot points in FIG.
  • the dotted lines of the electric field strength is 2.5 MV / cm (in FIG. 8 in the point P 1 in the channel layer 11b ) or less, more preferably it is preferred electric field intensity in P 2 point in the insulator 14 is less than 5 MV / cm (one-dot chain line in FIG. 8).
  • the range of the radius of curvature R satisfying these conditions is about 0.1 ⁇ m or more. Therefore, in the normally-off type trench type MESFET1, in order to prevent gate leakage when a voltage of 1200 V is applied between the source electrode 16 and the drain electrode 17, the radius of curvature R of the gate electrode 13 is 0.1 ⁇ m or more. It can be said that it is preferable.
  • n-type material of the semiconductor layer 11 (the mother crystal) was set to Ga 2 O 3 single crystal, the same result even when set to the other Ga 2 O 3 single crystal Is obtained. Further, although the material of the insulator 14 is set to HfO 2 , the same result can be obtained even when the material is set to SiO 2.
  • trench MESFET1 For trench MESFET1 according to the above embodiments was investigated by simulation the relationship between the electric field intensity at the point P 4 in P 3 and the insulator 14 points in donor concentration and the breakdown voltage layer 11a of the voltage withstanding layer 11a.
  • the electron affinity of the n-type semiconductor layer 11 is 3.7 eV
  • the thickness T p of the pressure resistant layer 11a is 7 ⁇ m
  • the width W m of the mesa shape portion 18 is 0.4 ⁇ m
  • the channel concentration of the channel layer 11b is 1. ⁇ 10 16 cm- 3, the dielectric constant of the insulator 14 22, 0.2 [mu] m thickness T i of the insulator 14, 5.0 eV work function of the gate electrode 13, 0 the curvature radius R of the gate electrode 13.
  • the potential of the source electrode 16 and the gate electrode 13 was set to 0 V
  • the potential of the drain electrode 17 was set to 1200 V at 2 ⁇ m.
  • the electron affinity of 3.7 eV of the n-type semiconductor layer 11 assumes that the material is Ga 2 O 3 , and the work function of 5.0 eV of the gate electrode 13 is that the material is Pt.
  • the dielectric constant of 22 of the insulator 14 is based on the assumption that the material is HfO 2 .
  • Figure 9 is a graph showing the relationship between the electric field intensity at the point P 4 in P 3 and the insulator 14 points in donor concentration and the breakdown voltage layer 11a of the voltage withstanding layer 11a.
  • Table 2 below shows the numerical values of the plot points in FIG.
  • an electric field intensity at a point P 3 in the withstand voltage layer 11a is less than 8 MV / cm (dotted line in FIG. 9), insulator it is preferred electric field intensity in P 4 points in 14 or less 5 MV / cm (one-dot chain line in FIG. 9).
  • the range of the donor concentration of the pressure-resistant layer 11a satisfying these conditions is about 7 ⁇ 10 16 cm -3 or less. Therefore, in order to prevent dielectric breakdown in the n-type semiconductor layer 11 and the insulator 14 when a voltage of 1200 V is applied between the source electrode 16 and the drain electrode 17 in the normally-off type trench type MESFET 1, the pressure resistant layer 11a It can be said that the donor concentration of 7 ⁇ 10 16 cm -3 or less is preferable.
  • n-type material of the semiconductor layer 11 (the mother crystal) was set to Ga 2 O 3 single crystal, the same result even when set to the other Ga 2 O 3 single crystal Is obtained. Further, although the material of the insulator 14 is set to HfO 2 , the same result can be obtained even when the material is set to SiO 2.
  • trench MESFET1 For trench MESFET1 according to the above embodiments was investigated by simulation the relationship between the electric field intensity in P 4 terms of point P 3 and the insulating material 14 in the thickness T i and the breakdown voltage layer 11a of the insulator 14.
  • the electron affinity of the n-type semiconductor layer 11 is 3.7 eV
  • the thickness T p of the pressure resistant layer 11a is 4.4 ⁇ m
  • the width W m of the mesa shape portion 18 is 0.4 ⁇ m
  • the channel concentration of the channel layer 11b 1 ⁇ 10 16 cm- 3
  • the permittivity of the insulator 14 is 22
  • the work function of the gate electrode 13 is 5.0 eV
  • the radius of curvature R of the gate electrode 13 is 0.2 ⁇ m
  • the potentials of the source electrode 16 and the gate electrode 13 Was set to 0 V
  • the potential of the drain electrode 17 was set to 1200 V.
  • the electron affinity of 3.7 eV of the n-type semiconductor layer 11 assumes that the material is Ga 2 O 3 , and the work function of 5.0 eV of the gate electrode 13 is that the material is Pt.
  • the dielectric constant of 22 of the insulator 14 is based on the assumption that the material is HfO 2 .
  • Figure 10 is a graph showing the relationship between the electric field strength in the thickness T i and the point P 3 and the point P 4 in the insulator 14 in the withstand voltage layer 11a of the insulator 14.
  • Table 3 shows the numerical values of the plot points in FIG.
  • the electric field intensity at a point P 3 in the withstand voltage layer 11a is less than 8 MV / cm (dotted line in FIG. 10) preferably, it is preferred that the electric field strength in the P 4 points in the insulator 14 is less than 5 MV / cm (one-dot chain line in FIG. 10).
  • the range of the thickness T i of these conditions are met the insulator 14 is approximately 50nm or more and 300nm or less. Therefore, in order to prevent dielectric breakdown in the n-type semiconductor layer 11 and the insulator 14 when a voltage of 1200 V is applied between the source electrode 16 and the drain electrode 17 in the normally-off type trench type MESFET 1, the insulator 14 is used.
  • the thickness T i is 50nm or more, it can be said that it is preferably in the range below 300 nm.
  • n-type material of the semiconductor layer 11 (the mother crystal) was set to Ga 2 O 3 single crystal, the same result even when set to the other Ga 2 O 3 single crystal Is obtained. Further, although the material of the insulator 14 is set to HfO 2 , the same result can be obtained even when the material is set to SiO 2.
  • Trench type MESFET 10 ... n type semiconductor substrate, 11 ... n type semiconductor layer, 11a ... Pressure resistant layer, 12 ... Trench, 13 ... Gate electrode, 14 ... Insulator, 16 ... Source electrode, 17 ... Drain electrode, 18 ... Mesa shape part, 130... edge, R... radius of curvature, Ti ... thickness

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Abstract

Ｇａ２Ｏ３系単結晶からなり、一方の面１９に開口する複数のトレンチ１２を有するｎ型半導体層１１と、複数のトレンチ１２の各々の底部に埋め込まれた絶縁体１４と、複数のトレンチ１２の各々の絶縁体１４上に埋め込まれ、その側面においてｎ型半導体層１１と接触するゲート電極１３と、ｎ型半導体層１１の隣接するトレンチ１２の間のメサ形状部１８に接続されたソース電極１６と、複数のトレンチ１２の各々のゲート電極１３上に埋め込まれ、ゲート電極１３とソース電極１６を絶縁する絶縁体１５と、ｎ型半導体層１１のソース電極１６と反対側に直接又は間接的に接続されたドレイン電極１７と、を備えた、トレンチ型ＭＥＳＦＥＴ１を提供する。

Description

トレンチ型ＭＥＳＦＥＴ
　本発明は、トレンチ型ＭＥＳＦＥＴに関する。
　従来、ゲート電極が半導体層に埋め込まれたトレンチ型のＧａ２Ｏ３系ＭＯＳＦＥＴが知られている（例えば、特許文献１参照）。トレンチ型のＭＯＳＦＥＴは、そのトレンチゲート構造により高い耐圧特性を有する。
　一般に、ＭＯＳＦＥＴにおいて、半導体層の抵抗と耐圧特性は相関関係にある。半導体層の抵抗を増加させれば、耐圧特性を向上させることができるが、一方で、導通損失が大きくなる。トレンチ型ＭＯＳＦＥＴは、そのトレンチゲート構造により、半導体層の抵抗を増加させることなく耐圧特性を向上させることができるため、プレーナー型のＭＯＳＦＥＴと比較して、高耐圧と低損失を両立させやすい。
特開２０１６－１５５０３号公報
　しかしながら、特許文献１に開示されているようなトレンチ型ＭＯＳＦＥＴは、あまり高い周波数で動作することはできず、携帯電話の基地局設備や無線給電設備への適用などの、高周波での動作が求められる用途に用いることができない。
　本発明の目的は、高耐圧であり、かつ高周波駆動が可能なトレンチ型ＭＥＳＦＥＴを提供することにある。
　本発明の一態様は、上記目的を達成するために、下記［１］～［５］のトレンチ型ＭＥＳＦＥＴを提供する。
［１］Ｇａ２Ｏ３系単結晶からなり、一方の面に開口する複数のトレンチを有するｎ型半導体層と、前記複数のトレンチの各々の底部に埋め込まれた第１の絶縁体と、前記複数のトレンチの各々の前記第１の絶縁体上に埋め込まれ、その側面において前記ｎ型半導体層と接触するゲート電極と、前記ｎ型半導体層の隣接する前記トレンチの間のメサ形状部に接続されたソース電極と、前記複数のトレンチの各々の前記ゲート電極上に埋め込まれ、前記ゲート電極と前記ソース電極を絶縁する第２の絶縁体と、前記ｎ型半導体層の前記ソース電極と反対側に直接又は間接的に接続されたドレイン電極と、を備えた、トレンチ型ＭＥＳＦＥＴ。
［２］前記ゲート電極がＮｉＯからなる、上記［１］に記載のトレンチ型ＭＥＳＦＥＴ。
［３］前記トレンチの幅方向の断面における前記ゲート電極の底部の縁の曲線の頂点における曲率半径が、０．１μｍ以上である、上記［１］又は［２］に記載のトレンチ型ＭＥＳＦＥＴ。
［４］前記ｎ型半導体層における、前記トレンチの底と前記ｎ型半導体層の底面との間の領域のドナー濃度が、７×１０１６ｃｍ－３以下である、上記［１］～［３］のいずれか１項に記載のトレンチ型ＭＥＳＦＥＴ。
［５］前記第１の絶縁体の厚さが、５０ｎｍ以上、３００ｎｍ以下の範囲内にある、上記［１］～［４］のいずれか１項に記載のトレンチ型ＭＥＳＦＥＴ。
　本発明によれば、高耐圧であり、かつ高周波駆動が可能なトレンチ型ＭＥＳＦＥＴを提供することができる。
図１は、第１の実施の形態に係るトレンチ型ＭＥＳＦＥＴの垂直断面図である。 図２は、トレンチ型ＭＥＳＦＥＴのトレンチの底部近傍を拡大した、図１の部分拡大図である。 図３は、ゲート電極の材料をＰｔとして、１．２ｋＶのドレイン電圧を印加した場合の、実施例１に係るトレンチ型ＭＥＳＦＥＴにおけるゲート電圧とゲートリーク電流との関係及びゲート電圧とドレイン電流との関係を示すグラフである。 図４は、実施例１に係るｐｎ接合ダイオードの垂直断面図である 図５は、実施例１に係るｐｎ接合ダイオードの印加電圧と電流密度の関係を示すグラフである。 図６は、ゲート電極１３の材料をＮｉＯとして、１．２ｋＶのドレイン電圧を印加した場合の、実施例１に係るトレンチ型ＭＥＳＦＥＴにおけるゲート電圧とゲートリーク電流との関係及びゲート電圧とドレイン電流との関係を示すグラフである。 図７は、ゲート電極１３の材料をＮｉＯとして、０～１．６Ｖのゲート電圧を印加した場合の、実施例１に係るトレンチ型ＭＥＳＦＥＴにおけるドレイン電圧とドレイン電流との関係を示すグラフである。 図８は、実施例２に係るトレンチ型ＭＥＳＦＥＴにおける、ゲート電極の曲率半径とチャネル層及び絶縁体中の点における電界強度との関係を示すグラフである。 図９は、実施例３に係るトレンチ型ＭＥＳＦＥＴにおける、耐圧層のドナー濃度と耐圧層及び絶縁体中の点における電界強度との関係を示すグラフである。 図１０は、実施例４に係るトレンチ型ＭＥＳＦＥＴにおける、絶縁体の厚さと耐圧層及び絶縁体中の点における電界強度との関係を示すグラフである。
〔実施の形態〕
（トレンチ型ＭＥＳＦＥＴの構成）
　図１は、第１の実施の形態に係るトレンチ型ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）１の垂直断面図である。トレンチ型ＭＥＳＦＥＴ１は、トレンチゲート構造を有する縦型の電界効果トランジスタである。
　トレンチ型ＭＥＳＦＥＴ１は、ｎ型半導体基板１０と、ｎ型半導体基板１０に積層される層であって、そのｎ型半導体基板１０と反対側の面１９に開口する複数のトレンチ１２を有するｎ型半導体層１１と、複数のトレンチ１２の各々の底部に埋め込まれた第１の絶縁体１４と、複数のトレンチ１２の各々の第１の絶縁体１４上に埋め込まれ、その側面においてｎ型半導体層１１と接触するゲート電極１３と、ｎ型半導体層１１の隣接するトレンチ１２の間のメサ形状部１８に接続されたソース電極１６と、ｎ型半導体基板１０のｎ型半導体層１１と反対側の面上に形成されたドレイン電極１７と、を備える。
　ｎ型半導体層１１のメサ形状部１８には、ｎ型半導体層１１とゲート電極１３との界面に形成されるショットキー障壁により、空乏層が形成される。トレンチ型ＭＥＳＦＥＴ１では、ゲート電圧（ゲート電極１３に印加される電圧であり、ソース電極１６が接地されている場合はソース電極とゲート電極１３との間に印加される電圧）によって空乏層の厚さを制御し、それによってメサ形状部１８中のチャネルを開閉させることができる。
　トレンチ型ＭＥＳＦＥＴ１は、ノーマリーオフ型でもノーマリーオン型でもよいが、パワーデバイスとして用いられる場合には、安全性の観点から、通常、ノーマリーオフ型に製造される。ゲート回路の断線等によりゲートが制御不能になった時にソース電極１６とドレイン電極１７が導通することを防ぐためである。
　ノーマリーオフ型のトレンチ型ＭＥＳＦＥＴ１においては、ゲート電圧を印加しない状態ではメサ形状部１８中のチャネルは空乏層によって閉じている。そして、閾値電圧以上のゲート電圧を印加することにより、空乏層が薄くなってチャネルが開き、ドレイン電極１７からソース電極１６に電流が流れる。
　ｎ型半導体基板１０は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ型のＧａ２Ｏ３系単結晶からなる。ｎ型半導体基板１０のドナー濃度は、例えば、１．０×１０１８ｃｍ－３以上かつ１．０×１０２０ｃｍ－３以下である。ｎ型半導体基板１０の厚さは、例えば、１０μｍ以上かつ６００μｍ以下である。
　ここで、Ｇａ２Ｏ３系単結晶とは、Ｇａ２Ｏ３単結晶、又は、Ａｌ、Ｉｎ等の元素が添加されたＧａ２Ｏ３単結晶をいう。例えば、Ａｌ及びＩｎが添加されたＧａ２Ｏ３単結晶である（ＧａｘＡｌｙＩｎ（１－ｘ－ｙ））２Ｏ３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）単結晶であってもよい。Ａｌを添加した場合にはバンドギャップが広がり、Ｉｎを添加した場合にはバンドギャップが狭くなる。なお、上記のＧａ２Ｏ３単結晶は、例えば、β型の結晶構造を有する。
　ｎ型半導体基板１０の面方位は、特に限定されないが、ｎ型半導体層１１を構成するＧａ２Ｏ３系単結晶の成長速度が大きくなる（００１）面であることが好ましい。または、表面が平坦なＧａ２Ｏ３系単結晶膜を成長できる（０１１）面であることが好ましい。
　ｎ型半導体層１１は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ型のＧａ２Ｏ３系単結晶からなる。ｎ型半導体層１１の厚さＴは、例えば、１μｍ以上かつ５００μｍ以下である。
　ｎ型半導体層１１は、ゲート電極１３が埋め込まれ、ゲート電圧を印加した際にチャネルが形成されるチャネル層１１ｂと、チャネル層１１ｂの下の耐圧を保持するための耐圧層１１ａと、ソース電極１６との界面近傍にイオン注入やエピタキシャル成長などにより形成された、ソース電極１６をｎ型半導体層１１にオーミック接続させるためのコンタクト層１１ｃとを有する。
　ここで、ｎ型半導体層１１におけるトレンチ１２の底の高さよりも下側（ドレイン電極１７側）の領域、すなわち、トレンチ１２の底とｎ型半導体層１１の底面２０（ドレイン電極１７側の面）との間の領域が耐圧層１１ａであり、その厚さをＴｐとする。また、ｎ型半導体層１１における、トレンチ１２の底の高さよりも上側（ソース電極１６側）の領域がチャネル層１１ｂであり、チャネル層１１ｂの上端近傍にコンタクト層１１ｃが設けられている。
　耐圧層１１ａのドナー濃度は、トレンチ型ＭＥＳＦＥＴ１の耐圧特性を決定するパラメータの１つであり、Ｇａ２Ｏ３の絶縁破壊電界強度を８ＭＶ／ｃｍ一定と仮定すると、耐圧６００Ｖを得るためには３×１０１７ｃｍ－３程度以下、耐圧１２００Ｖを得るためには１．５×１０１７ｃｍ－３程度以下、耐圧３３００Ｖを得るためには５．４×１０１６ｃｍ－３程度以下、耐圧６６００Ｖを得るためには２．７×１０１６ｃｍ－３程度以下、耐圧１．２万Ｖを得るためには１．５×１０１６ｃｍ－３程度以下、耐圧１０万Ｖを得るためには２×１０１５ｃｍ－３程度以下が好ましい。６００Ｖより低い耐圧を得る場合や６６００Ｖより高い耐圧を得るためには、それぞれ適切な濃度に設定すればよい。また、Ｇａ２Ｏ３の最大絶縁破壊電界強度が４ＭＶ／ｃｍ程度であった場合、上記の濃度はそれぞれ半分の値以下となる。
　耐圧層１１ａの厚さＴｐは、トレンチ型ＭＥＳＦＥＴ１の耐圧特性を決定するパラメータの１つであり、Ｇａ２Ｏ３の絶縁破壊電界強度をバンドギャップからの推定値である８ＭＶ／ｃｍ一定と仮定すると、例えば、家電や車載などに用いられる耐圧６００Ｖの性能を得るためには少なくとも１～２μｍ程度以上必要であり、産業機器などに用いられる耐圧１２００Ｖを得るためには３μｍ程度以上、新幹線など大型の輸送設備に用いられる耐圧３３００Ｖを得るためには８～９μｍ程度以上、発送電などの大電力用途での耐圧６６００Ｖを得るためには１６～１７μｍ程度以上、中圧遮断機での耐圧１．２万Ｖを得るためには３０μｍ程度以上、高圧遮断機での耐圧１０万Ｖを得るためには２５０μｍ程度以上必要である。
　なお、Ｇａ２Ｏ３の最大絶縁破壊電界強度は現時点で実測できておらず、仮に実測されている中での最大値である４ＭＶ／ｃｍ程度だった場合、上記の膜厚は２倍必要となる。例えば、耐圧１０万Ｖを得るためには５００μｍ程度必要になる。６００Ｖより低い小型家電用の耐圧を得る場合には、厚さＴｐは１μｍより短くてもよいが、製造安定性の点から、最低でも１μｍ程度はあることが好ましい。そのため、厚さＴｐは１μｍ以上かつ５００μｍ以下であることが好ましい。
　チャネル層１１ｂのチャネル濃度（隣接する２つのゲート電極１３の間の領域におけるドナー濃度）とメサ形状部１８の幅であるメサ幅Ｗｍは、トレンチ型ＭＥＳＦＥＴ１がノーマリーオフ型かノーマリーオン型かを決定するパラメータの１つであり、ノーマリーオフ型を形成する場合はチャネル濃度を低くメサ幅Ｗｍを狭く、ノーマリーオン型を形成する場合はチャネル濃度を高くメサ幅Ｗｍを広くすればよい。
　トレンチ型ＭＥＳＦＥＴ１がノーマリーオフ型である場合は、オフリーク電流を抑えるため、例えば、ゲート電極１３の仕事関数が４.５ｅＶで、チャネル層１１ｂのチャネル濃度が５×１０１５ｃｍ-３から１×１０１６ｃｍ-３である場合にはメサ幅Ｗｍは０．４μｍ以下、ゲート電極１３の仕事関数が５.０ｅＶで、チャネル層１１ｂのチャネル濃度が５×１０１５ｃｍ-３以下の場合にはメサ幅Ｗｍは０．６μｍ以下、ゲート電極１３の仕事関数が５.０ｅＶで、チャネル層１１ｂのチャネル濃度が５×１０１５ｃｍ-３より大きく、１×１０１６ｃｍ-３以下の場合にはメサ幅Ｗｍは０．４μｍ以下、ゲート電極１３の仕事関数が５.５から６.５ｅＶで、チャネル層１１ｂのチャネル濃度が５×１０１５ｃｍ-３から１×１０１６ｃｍ-３である場合にはメサ幅Ｗｍは０．６μｍ以下であることが好ましい。
　また、メサ形状の領域の幅Ｗｍが小さいほどチャネル濃度を高くできるため、チャネル層１１ｂのオン抵抗を低減できる。一方で、幅Ｗｍが狭いほど製造難易度が上がり、それに起因して製造歩留まりが低下するという問題がある。
　このため、例えば、一般的なステッパーを用いたパターニングによりトレンチ１２を形成する場合は、メサ形状の領域の幅Ｗｍは０．５μｍ以上かつ２μｍ以下であることが好ましく、より解像度の高いＥＢ（electron beam）描画によるパターニングによりトレンチ１２を形成する場合は、メサ形状の領域の幅Ｗｍは０．１μｍ以上かつ２μｍ以下であることが好ましい。
　トレンチ１２の幅Ｗｔについても、露光装置の解像度に依存するため、使用する露光装置の種類に応じて、メサ形状の領域の幅Ｗｍと同様の数値範囲で設定されることが好ましい。
　コンタクト層１１ｃの厚さは、例えば、１０ｎｍ以上かつ５μｍ以下である。コンタクト層１１ｃのドナー濃度は、チャネル層１１ｂのチャネル濃度よりも高く、例えば、１×１０１８ｃｍ－３以上かつ１×１０２１ｃｍ－３以下である。
　ゲート電極１３は、ゲートリークが生じない範囲のゲート電圧を印加して、メサ形状部１８中のチャネルを開閉させることができる材料からなる。例えば、ＮｉＯをゲート電極１３の材料として用いた場合、ノーマリーオフ型のトレンチ型ＭＥＳＦＥＴ１において、ゲートリークが生じない範囲のゲート電圧を印加して、広い範囲の電流をドレイン電極１７からソース電極１６に流すことができる。
　絶縁体１４は、トレンチ１２の底部に埋め込まれ、ゲート電極１３と耐圧層１１ａとの間に位置する。絶縁体１５は、トレンチ１２のゲート電極１３上に埋め込まれ、ゲート電極１３とソース電極１６との間に位置する。絶縁体１４と絶縁体１５は、例えば、ＨｆＯ２又はＳｉＯ２からなる。
　ｎ型半導体層１１は、例えば、ＨＶＰＥ法等により形成されたエピタキシャル成長膜からなる。ＨＶＰＥ法によりｎ型半導体層１１を形成する場合、Ｇａ２Ｏ３系単結晶の原料やドーパント原料に塩化物ガスが用いられるため、ｎ型半導体層１１はＧａ２Ｏ３系単結晶の原料やドーパント原料に由来するＣｌを含む。
　ＨＶＰＥ法を用いる場合、結晶成長速度が速いため、成膜時間の短縮やコストの低減を図ることができる。この点、ｎ型半導体層１１を厚く形成する場合に特に有利である。また、ＨＶＰＥ法を用いる場合、結晶品質がよいｎ型半導体層１１を形成できるため、製造歩留まりを向上させることができる。また、高純度なｎ型半導体層１１を形成できるため、ドナー濃度を高精度に制御することができる。
　なお、コンタクト層１１ｃは、エピタキシャル成長により形成されたチャネル層１１ｂの上部に、イオン注入法を用いてドナーを注入することにより形成してもよいが、ドナー不純物を添加しながらのＧａ２Ｏ３系単結晶の結晶成長により形成することにより、製造コストを抑えることができる。
　ソース電極１６は、ｎ型半導体層１１の上面１９上に形成され、メサ形状部１８に接続される。ドレイン電極１７は、図１に示されるように、ｎ型半導体基板１０のｎ型半導体層１１と反対側の面に接続されるが、トレンチ型ＭＥＳＦＥＴ１がｎ型半導体基板１０を含まない場合には、ｎ型半導体層１１のソース電極１６と反対側の面に接続されてもよい。すなわち、ドレイン電極１７は、ｎ型半導体層１１のソース電極１６と反対側に直接又は間接的に接続される。
　ソース電極１６、ドレイン電極１７は、ｎ型半導体層１１のコンタクト層１１ｃ、ｎ型半導体基板１０にそれぞれオーミック接続される。ソース電極１６及びドレイン電極１７は、例えば、Ｔｉ／Ａｕ積層構造を有する。
　図２は、トレンチ型ＭＥＳＦＥＴ１のトレンチ１２の底部近傍を拡大した、図１の部分拡大図である。
　ゲート電極１３の底部の縁（幅Ｗｔ方向の端部）１３０の近傍のチャネル層１１ｂ中の点Ｐ１における電界強度、及び絶縁体１４の上部の縁（幅Ｗｔ方向の端部）上の点Ｐ２における電界強度は、図２に示されるトレンチ１２の幅方向（幅Ｗｔの方向）の断面における、ゲート電極１３の底部の縁１３０の曲線の頂点における曲率半径Ｒに依存する。
　図２に示される円Ｃは、トレンチ１２の幅方向の断面における、ゲート電極１３の底部の縁１３０の曲線の頂点近傍を円弧と近似したときのその円弧を含む円であり、円Ｃの半径が曲率半径Ｒに相当する。
　ゲート電極１３の端部であるチャネル層１１ｂ中の点Ｐ１及び絶縁体１４中の点Ｐ２における電界強度を低く抑えることにより、チャネル層１１ｂとゲート電極１３との界面に形成されるショットキー障壁を越えるゲートリークを抑制することができる。
　例えば、ノーマリーオフ型のトレンチ型ＭＥＳＦＥＴ１において、ソース電極１６とドレイン電極１７の間に１２００Ｖの電圧を印加したときのゲートリークを防ぐためには、この曲率半径Ｒの値が、０．１μｍ以上であることが好ましい。
　また、トレンチ１２の底部の幅Ｗｔ方向の中心の近傍の耐圧層１１ａ中の点Ｐ３における電界強度、及びトレンチ１２の底部の幅Ｗｔ方向の中心の近傍の絶縁体１４中の点Ｐ４における電界強度は、耐圧層１１ａのドナー濃度、及び絶縁体１４の厚さＴｉに依存する。
　ｎ型半導体層１１と絶縁体１４における特に電界強度の高い点である耐圧層１１ａ中の点Ｐ３及び絶縁体１４中の点Ｐ４における電界強度を低く抑えることにより、ｎ型半導体層１１と絶縁体１４における絶縁破壊を抑制することができる。
　例えば、ノーマリーオフ型のトレンチ型ＭＥＳＦＥＴ１においてソース電極１６とドレイン電極１７の間に１２００Ｖの電圧を印加したときのｎ型半導体層１１と絶縁体１４における絶縁破壊を防ぐためには、耐圧層１１ａのドナー濃度が、７×１０１６ｃｍ－３以下であることが好ましく、また、絶縁体１４の厚さＴｉが、５０ｎｍ以上、３００ｎｍ以下の範囲内にあることが好ましい。
　絶縁体１４と絶縁体１５は、例えば、原子層堆積法（ＡＬＤ）により形成される。絶縁体１４の形成条件などにより絶縁体１４の上部の縁の形状を制御し、それによってゲート電極１３の曲率半径Ｒを制御することができる。
（実施の形態の効果）
　上記実施の形態に係るトレンチ型ＭＥＳＦＥＴ１によれば、トレンチ構造により高耐圧を実現し、ＭＥＳＦＥＴ構造により高周波駆動を実現することができる。
　上記実施の形態に係るトレンチ型ＭＥＳＦＥＴ１の電流－電圧特性をシミュレーションにより調べた。このシミュレーションにおいては、ｎ型半導体層１１の電子親和力を材料がＧａ２Ｏ３であることを想定して３．７ｅＶに設定し、ソース電極１６の電位を０Ｖに設定した。
　図３は、ゲート電極１３の仕事関数を材料がＰｔであることを想定して５．０ｅＶと設定して、２０Ｖのドレイン電圧を印加した場合の、トレンチ型ＭＥＳＦＥＴ１におけるゲート電圧とゲートリーク電流との関係及びゲート電圧とドレイン電流との関係を示すグラフである。
　図３によれば、ゲート電圧が１Ｖを超えた辺りからゲートリークが発生する。そして、ゲートリークが生じない０～１Ｖのゲート電圧を印加することにより、およそ０～０．８×１０－６Ａのドレイン電流が流れる。また、閾値電圧（ドレイン電流が流れ始めるゲート電圧）は０．７Ｖ程度である。
　本発明者は、ゲート電極１３の材料としてより適した材料を見つけるべく研究を行った結果、ＮｉＯがゲート電極１３の材料として適していることを見出した。
　図４は、上記研究において用いた、ｐ型のＮｉＯ膜をｐ層とするｐｎ接合ダイオード５０の垂直断面図である。ｐｎ接合ダイオード５０は、ｎ型Ｇａ２Ｏ３基板５１と、ｎ型Ｇａ２Ｏ３基板５１上に形成されたｎ型Ｇａ２Ｏ３膜５２と、ｎ型Ｇａ２Ｏ３膜５２上に形成されたｐ型ＮｉＯ膜５３と、ｐ型ＮｉＯ膜５３上に形成されたアノード電極５４と、ｎ型Ｇａ２Ｏ３基板５１のｎ型Ｇａ２Ｏ３膜５２と反対側の面上に形成されたカソード電極５５と、を備える。
　ｎ型Ｇａ２Ｏ３膜５２とｐ型ＮｉＯ膜５３とは、ｐｎ接合を形成し、ｐｎ接合ダイオード５０は、このｐｎ接合の整流性を利用している。
　ｐｎ接合ダイオード５０においては、アノード電極５４とカソード電極５５との間に順方向の電圧（アノード電極５４側が正電位）を印加することにより、ｎ型Ｇａ２Ｏ３膜５２から見たｐ型ＮｉＯ膜５３とｎ型Ｇａ２Ｏ３膜５２との界面のポテンシャル障壁が低下し、アノード電極５４からカソード電極５５へ電流が流れる。
　ｎ型Ｇａ２Ｏ３基板５１は、Ｓｎをドナー不純物として含むｎ型のＧａ２Ｏ３単結晶からなる。ｎ型Ｇａ２Ｏ３基板５１のドナー濃度は、およそ１．０×１０１８ｃｍ－３である。ｎ型Ｇａ２Ｏ３基板５１の厚さは、およそ６００μｍである。
　ｎ型Ｇａ２Ｏ３膜５２は、Ｓｉをドナー不純物として含むｎ型のＧａ２Ｏ３単結晶からなる。ｎ型Ｇａ２Ｏ３膜５２のドナー濃度は、６×１０１６ｃｍ－３である。ｎ型Ｇａ２Ｏ３膜５２の厚さは、およそ３μｍである。
　ｐ型ＮｉＯ膜５３は、ｐ型のＮｉＯからなる。
　アノード電極５４は、直径３００μｍの円形のＮｉ膜からなり、ｐ型ＮｉＯ膜５３とオーミック接合を形成する。
　カソード電極５５は、Ｔｉ／Ａｕ膜からなり、ｎ型Ｇａ２Ｏ３基板５１とオーミック接合を形成する。
　図５は、ｐｎ接合ダイオード５０の印加電圧と電流密度の関係を示すグラフである。図５に示されるｐｎ接合ダイオード５０の特性から、トレンチ型ＭＥＳＦＥＴ１のゲート電極１３の材料としてＮｉＯを用いた場合、２ｅＶ程度のショットキーバリアが形成されることが推測され、そこからＮｉＯの仕事関数を５．７ｅＶと推測した。
　図６は、ゲート電極１３の材料をＮｉＯとして、２０Ｖのドレイン電圧を印加した場合の、トレンチ型ＭＥＳＦＥＴ１におけるゲート電圧とゲートリーク電流との関係及びゲート電圧とドレイン電流との関係を示すグラフである。
　図６によれば、およそ１．９Ｖまでのゲート電圧を印加してもゲートリークが発生しない。そして、ゲートリークが生じない０～１．９Ｖのゲート電圧を印加することにより、およそ０～７×１０－６Ａのドレイン電流が流れる。また、閾値電圧は０．９Ｖ程度である。
　ゲートリークの発生を抑えつつゲート電極１３に印加できるゲート電圧の上限値と、ゲートリークの発生を抑えつつ流すことができるドレイン電流の範囲から、ＰｔよりもＮｉＯの方がゲート電極１３の材料として好ましいことが確認された。
　図７は、ゲート電極１３の仕事関数を材料がＮｉＯであることを想定して５．７ｅＶと設定して、０～１．６Ｖのゲート電圧を印加した場合の、トレンチ型ＭＥＳＦＥＴ１におけるドレイン電圧とドレイン電流との関係を示すグラフである。図７によれば、きれいな電流－電圧特性が得られている。
　なお、本実施例のシミュレーションにおいては、ｎ型半導体層１１の材料（母結晶）をＧａ２Ｏ３単結晶に設定したが、他のＧａ２Ｏ３系単結晶に設定した場合でも同様の結果が得られる。
　上記実施の形態に係るトレンチ型ＭＥＳＦＥＴ１について、トレンチ１２の幅方向の断面における、ゲート電極１３の底部の縁１３０の曲線の頂点における曲率半径Ｒとチャネル層１１ｂ中の点Ｐ１及び絶縁体１４中の点Ｐ２（図２参照）における電界強度との関係をシミュレーションにより調べた。
　このシミュレーションにおいては、ｎ型半導体層１１の電子親和力を３．７ｅＶ、耐圧層１１ａの厚さＴｐを４．３μｍ、メサ形状部１８の幅Ｗｍを０．４μｍ、チャネル層１１ｂのチャネル濃度を１×１０1６ｃｍ－３、耐圧層１１ａのドナー濃度を９×１０１６ｃｍ－３、絶縁体１４の誘電率を２２、絶縁体１４の厚さＴｉを０．２μｍ、ゲート電極１３の仕事関数を５．０ｅＶ、ソース電極１６及びゲート電極１３の電位を０Ｖ、ドレイン電極１７の電位を１２００Ｖと設定した。なお、ｎ型半導体層１１の３．７ｅＶの電子親和力は、材料がＧａ２Ｏ３であることを想定したものであり、ゲート電極１３の５．０ｅＶの仕事関数は、材料がＰｔであることを想定したものであり、絶縁体１４の２２の誘電率は、材料がＨｆＯ２であることを想定したものである。
　図８は、曲率半径Ｒとチャネル層１１ｂ中の点Ｐ１及び絶縁体１４中の点Ｐ２における電界強度との関係を示すグラフである。次の表１に、図８のプロット点の数値を示す。
Figure JPOXMLDOC01-appb-T000001
　チャネル層１１ｂとゲート電極１３との界面に形成されるショットキー障壁を越えるゲートリークを抑えるためには、チャネル層１１ｂ中の点Ｐ１における電界強度が２．５ＭＶ／ｃｍ（図８中の点線）以下であることが好ましく、絶縁体１４中の点Ｐ２における電界強度が５ＭＶ／ｃｍ（図８中の一点鎖線）以下であることが好ましい。
　図８によれば、これらの条件を満たす曲率半径Ｒの範囲はおよそ０．１μｍ以上である。このため、ノーマリーオフ型のトレンチ型ＭＥＳＦＥＴ１において、ソース電極１６とドレイン電極１７の間に１２００Ｖの電圧を印加したときのゲートリークを防ぐためには、ゲート電極１３の曲率半径Ｒが０．１μｍ以上であることが好ましいといえる。
　なお、本実施例のシミュレーションにおいては、ｎ型半導体層１１の材料（母結晶）をＧａ２Ｏ３単結晶に設定したが、他のＧａ２Ｏ３系単結晶に設定した場合でも同様の結果が得られる。また、絶縁体１４の材料をＨｆＯ２に設定したが、ＳｉＯ２に設定した場合でも同様の結果が得られる。
　上記実施の形態に係るトレンチ型ＭＥＳＦＥＴ１について、耐圧層１１ａのドナー濃度と耐圧層１１ａ中の点Ｐ３及び絶縁体１４中の点Ｐ４における電界強度との関係をシミュレーションにより調べた。
　このシミュレーションにおいては、ｎ型半導体層１１の電子親和力を３．７ｅＶ、耐圧層１１ａの厚さＴｐを７μｍ、メサ形状部１８の幅Ｗｍを０．４μｍ、チャネル層１１ｂのチャネル濃度を１×１０1６ｃｍ-３、絶縁体１４の誘電率を２２、絶縁体１４の厚さＴｉを０．２μｍ、ゲート電極１３の仕事関数を５．０ｅＶ、ゲート電極１３の曲率半径Ｒを０．２μｍ、ソース電極１６及びゲート電極１３の電位を０Ｖ、ドレイン電極１７の電位を１２００Ｖと設定した。なお、ｎ型半導体層１１の３．７ｅＶの電子親和力は、材料がＧａ２Ｏ３であることを想定したものであり、ゲート電極１３の５．０ｅＶの仕事関数は、材料がＰｔであることを想定したものであり、絶縁体１４の２２の誘電率は、材料がＨｆＯ２であることを想定したものである。
　図９は、耐圧層１１ａのドナー濃度と耐圧層１１ａ中の点Ｐ３及び絶縁体１４中の点Ｐ４における電界強度との関係を示すグラフである。次の表２に、図９のプロット点の数値を示す。
Figure JPOXMLDOC01-appb-T000002
　ｎ型半導体層１１と絶縁体１４における絶縁破壊を抑制するためには、耐圧層１１ａ中の点Ｐ３における電界強度が８ＭＶ／ｃｍ（図９中の点線）以下であることが好ましく、絶縁体１４中の点Ｐ４における電界強度が５ＭＶ／ｃｍ（図９中の一点鎖線）以下であることが好ましい。
　図９によれば、これらの条件を満たす耐圧層１１ａのドナー濃度の範囲はおよそ７×１０１６ｃｍ－３以下である。このため、ノーマリーオフ型のトレンチ型ＭＥＳＦＥＴ１においてソース電極１６とドレイン電極１７の間に１２００Ｖの電圧を印加したときのｎ型半導体層１１と絶縁体１４における絶縁破壊を防ぐためには、耐圧層１１ａのドナー濃度が７×１０１６ｃｍ－３以下であることが好ましいといえる。
　なお、本実施例のシミュレーションにおいては、ｎ型半導体層１１の材料（母結晶）をＧａ２Ｏ３単結晶に設定したが、他のＧａ２Ｏ３系単結晶に設定した場合でも同様の結果が得られる。また、絶縁体１４の材料をＨｆＯ２に設定したが、ＳｉＯ２に設定した場合でも同様の結果が得られる。
　上記実施の形態に係るトレンチ型ＭＥＳＦＥＴ１について、絶縁体１４の厚さＴｉと耐圧層１１ａ中の点Ｐ３及び絶縁体１４中の点Ｐ４における電界強度との関係をシミュレーションにより調べた。
　このシミュレーションにおいては、ｎ型半導体層１１の電子親和力を３．７ｅＶ、耐圧層１１ａの厚さＴｐを４．４μｍ、メサ形状部１８の幅Ｗｍを０．４μｍ、チャネル層１１ｂのチャネル濃度を１×１０1６ｃｍ-３、絶縁体１４の誘電率を２２、ゲート電極１３の仕事関数を５．０ｅＶ、ゲート電極１３の曲率半径Ｒを０．２μｍ、ソース電極１６及びゲート電極１３の電位を０Ｖ、ドレイン電極１７の電位を１２００Ｖと設定した。なお、ｎ型半導体層１１の３．７ｅＶの電子親和力は、材料がＧａ２Ｏ３であることを想定したものであり、ゲート電極１３の５．０ｅＶの仕事関数は、材料がＰｔであることを想定したものであり、絶縁体１４の２２の誘電率は、材料がＨｆＯ２であることを想定したものである。
　図１０は、絶縁体１４の厚さＴｉと耐圧層１１ａ中の点Ｐ３及び絶縁体１４中の点Ｐ４における電界強度との関係を示すグラフである。次の表３に、図１０のプロット点の数値を示す。
Figure JPOXMLDOC01-appb-T000003
　上述のように、ｎ型半導体層１１と絶縁体１４における絶縁破壊を抑制するためには、耐圧層１１ａ中の点Ｐ３における電界強度が８ＭＶ／ｃｍ（図１０中の点線）以下であることが好ましく、絶縁体１４中の点Ｐ４における電界強度が５ＭＶ／ｃｍ（図１０中の一点鎖線）以下であることが好ましい。
　図１０によれば、これらの条件を満たす絶縁体１４の厚さＴｉの範囲はおよそ５０ｎｍ以上、３００ｎｍ以下である。このため、ノーマリーオフ型のトレンチ型ＭＥＳＦＥＴ１においてソース電極１６とドレイン電極１７の間に１２００Ｖの電圧を印加したときのｎ型半導体層１１と絶縁体１４における絶縁破壊を防ぐためには、絶縁体１４の厚さＴｉが５０ｎｍ以上、３００ｎｍ以下の範囲内にあることが好ましいといえる。
　なお、本実施例のシミュレーションにおいては、ｎ型半導体層１１の材料（母結晶）をＧａ２Ｏ３単結晶に設定したが、他のＧａ２Ｏ３系単結晶に設定した場合でも同様の結果が得られる。また、絶縁体１４の材料をＨｆＯ２に設定したが、ＳｉＯ２に設定した場合でも同様の結果が得られる。
　以上、本発明の実施の形態及び実施例を説明したが、本発明は、上記実施の形態及び実施例に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
　また、上記に記載した実施の形態及び実施例は請求の範囲に係る発明を限定するものではない。また、実施の形態及び実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
　高耐圧であり、かつ高周波駆動が可能なトレンチ型ＭＥＳＦＥＴを提供する。
１…トレンチ型ＭＥＳＦＥＴ、　１０…ｎ型半導体基板、　１１…ｎ型半導体層、　１１ａ…耐圧層、　１２…トレンチ、　１３…ゲート電極、　１４…絶縁体、　１６…ソース電極、　１７…ドレイン電極、　１８…メサ形状部、　１３０…縁、　Ｒ…曲率半径、　Ｔｉ…厚さ

Claims (5)

  1. 　Ｇａ２Ｏ３系単結晶からなり、一方の面に開口する複数のトレンチを有するｎ型半導体層と、
    　前記複数のトレンチの各々の底部に埋め込まれた第１の絶縁体と、
    　前記複数のトレンチの各々の前記第１の絶縁体上に埋め込まれ、その側面において前記ｎ型半導体層と接触するゲート電極と、
    　前記ｎ型半導体層の隣接する前記トレンチの間のメサ形状部に接続されたソース電極と、
    　前記複数のトレンチの各々の前記ゲート電極上に埋め込まれ、前記ゲート電極と前記ソース電極を絶縁する第２の絶縁体と、
    　前記ｎ型半導体層の前記ソース電極と反対側に直接又は間接的に接続されたドレイン電極と、
    　を備えた、
    　トレンチ型ＭＥＳＦＥＴ。
  2. 　前記ゲート電極がＮｉＯからなる、
    　請求項１に記載のトレンチ型ＭＥＳＦＥＴ。
  3. 　前記トレンチの幅方向の断面における前記ゲート電極の底部の縁の曲線の頂点における曲率半径が、０．１μｍ以上である、
    　請求項１又は２に記載のトレンチ型ＭＥＳＦＥＴ。
  4. 　前記ｎ型半導体層における、前記トレンチの底と前記ｎ型半導体層の底面との間の領域のドナー濃度が、７×１０１６ｃｍ－３以下である、
    　請求項１～３のいずれか１項に記載のトレンチ型ＭＥＳＦＥＴ。
  5. 　前記第１の絶縁体の厚さが、５０ｎｍ以上、３００ｎｍ以下の範囲内にある、
    　請求項１～４のいずれか１項に記載のトレンチ型ＭＥＳＦＥＴ。
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