JP2000114546A - 半導体装置、電子機器、及びこれらの動作方法 - Google Patents

Abstract

(57)【要約】 【課題】 多様な機能を有する集積回路に迅速に対応で
き、回路設計の容易な半導体装置を提供する。 【解決手段】 内部抵抗制御手段９を構成する第１制御
電極１１と第２制御電極１２に所定の電圧を印加するこ
とにより、ソース領域３から電位障壁までの内部抵抗を
可変とし、不飽和型電流・電圧特性から飽和型電流・電
圧特性を任意に選択し、機能させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
特に、電流電圧特性を不飽和型から飽和型特性に変化さ
せることができる個別半導体装置及びそれを少なくとも
一部に用いた半導体集積回路等の半導体装置、及びこれ
ら半導体装置を用いた電子機器に関する。さらには、こ
れら半導体装置及び電子機器の動作方法に関する。

【０００２】

【従来の技術】半導体集積回路の基本をなすのは、第一
に集積回路構成の主要素たるトランジスタの特性、第二
に集積回路に固有の回路構成、第三には半導体基板上に
回路を構成するプロセス技術がある。集積回路を高速で
かつ低電力で動作させるには、トランジスタの性能、及
び回路構成が重要となるが、回路構成については経験的
なもので、例えば新規な性能のトランジスタが得られれ
ば、新しい回路構成が考案されることは十分考えられ
る。個々のトランジスタに必要な性能は高速でかつ低電
力で動作することであり、各トランジスタの伝搬遅延時
間τ_dの遅れと、消費電力Ｐ_dとの積ができるだけ小さい
ことが望まれる。しかし、例えばコンピュータの演算部
に使用される論理集積回路では、高速性が第一に要求さ
れるため、出力インピーダンスが小さく電流の流れやす
いバイポーラトランジスタ（ＢＪＴ）などが用いられ、
低消費電力ということについては犠牲にせざるを得な
い。逆に、データ記憶部に使用されるメモリ回路では、
集積度が優先され低消費電力化が要求されるため、高イ
ンピーダンスの電界効果トランジスタ（ＦＥＴ）、特に
ＭＯＳＦＥＴが使用され、高速性についてはある程度犠
牲にされている。このように従来のトランジスタでは集
積回路の体系が違えば用いるトランジスタも異なり、回
路構成、さらに製造プロセスも相違することになる。従
来のトランジスタを混在させて使用することも勿論可能
であるが、各々のトランジスタを別個のプロセスで作製
しなければならず、複雑な製造プロセスとならざるを得
ない。

【０００３】静電誘導トランジスタ（ＳＩＴ）は、ソー
ス・ドレイン間に流す電流に対する電位障壁をゲート及
びドレインに印加する電圧による静電誘導効果により制
御する半導体装置であり、構造はＦＥＴに似ている。図
１２（ａ）はＳＩＴの構造を示す模式的な断面図で、図
１２（ｂ）はＦＥＴの構造を示す模式的な断面図であ
る。図１２に示すようにＦＥＴ、ＳＩＴともにドレイン
領域１及びソース領域３の間にゲート電極８を設け、ド
レイン・ソース間にドレイン電圧Ｖ_Dを印加し、ゲート
電極８に印加する電圧Ｖ_Gで流れる電流を制御する。Ｆ
ＥＴとＳＩＴの違いは、ＦＥＴが長ゲートでドレイン・
ソース間に中性領域が存在し、一方、ＳＩＴにおいて
は、短ゲートでドレイン・ソース間は空乏化あるいはほ
とんど空乏化している状態にあることである。

【０００４】構造の類似とは相違して、ＦＥＴとＳＩＴ
の電流・電圧特性は、全く別の特性を示す。図１３
（ａ）はＳＩＴの電流・電圧特性で、図１３（ｂ）はＦ
ＥＴの電流・電圧特性である。図１３（ｂ）に示すよう
にＦＥＴがドレイン電圧Ｖ_Dに対してドレイン電流Ｉ_Dが
飽和するいわゆる飽和型特性を示すのに対して、ＳＩＴ
では図１３（ａ）に示すように指数関数則に従った不飽
和型の特性を示す。また、高速動作の一つの性能指数で
ある相互コンダクタンスｇ_mは、ＳＩＴに比べＦＥＴは
小さくなる。

【０００５】ＦＥＴが飽和型特性を示すのは、ゲート電
極直下のチャネル抵抗、ソース領域からチャネルまでの
抵抗、ソース領域内の寄生抵抗、ソース領域とソース電
極とのコンタクト抵抗などを含めた直列抵抗となる内部
抵抗ｒ_sの負帰還効果によるためであることは公知であ
る。また、外部回路で得られるｇ_mは、真の相互コンダ
クタンスｇ_m ⁱに対して、 ｇ_m〜ｇ_m ⁱ／（１＋ｒ_s・ｇ_m ⁱ） ・・・・・（１） と表せ、直列抵抗となる内部抵抗ｒ_sが大きいＦＥＴの
場合は、一般に ｇ_m〜１／ｒ_s ・・・・・（２） となり、真の相互コンダクタンスｇ_m ⁱに比べ非常に小さ
いものとなる。ＦＥＴはＳＩＴのゲート長を長く、内部
抵抗ｒ_sを大きくした半導体装置であるということがで
きる。したがって、ＳＩＴのソース側に直列に外部抵抗
を接続してもＦＥＴ特性を得ることが出来る。内部抵抗
ｒ_sの小さい極限デバイスであるＳＩＴでは、ドレイン
電流はドレイン電圧の増大に対して飽和せず、ｇ_mも大
きい。従って、ＳＩＴを用いれば高速性を生かした論理
回路に適用できる。しかも、小さな電流でトランジスタ
動作させることができ、低消費電力動作するためＢＪＴ
やＦＥＴの長所を併せ持つトランジスタといえる。

【０００６】ＦＥＴについてはＳＩＴに比べ、これまで
の集積回路の経験が豊富であり、回路設計が簡単である
こと、またドレイン電流Ｉ_Dがドレイン電圧Ｖ_Dに対して
飽和することにより広範囲のドレイン電圧Ｖ_Dで電流を
一定にでき安定性・安全性に優れている点があげられ
る。

【０００７】ところで、集積回路には、大別するとフル
カスタムＩＣとセミカスタムＩＣとがある。フルカスタ
ムＩＣは高性能ＩＣを大量に製造する場合に適してい
る。一方、ＡＳＩＣ（Application Specific Integrate
d circuit）に代表されるセミカスタムＩＣはユーザの
希望する特定用途向けのデバイスを、短期間に開発する
場合に適している。ＡＳＩＣにおいては、ＳＳＩ，ＭＳ
Ｉ（ＬＳＩ）レベルの機能を有する論理セルを準備（登
録）し、ユーザの希望するデバイスを、これらの登録さ
れた論理セルを用いて、計算機による自動設計で行う。
このようにＣＡＤを使用して簡単に実現するＡＳＩＣの
設計手法としては、ゲートアレイや、スタンダードセ
ル、エンベッテドアレイの各方式が知られている。フル
カスタム設計においても、計算機による自動設計を取り
入れる場合もあるが、この場合は主として回路動作の予
測とパターンの検証に自動化が適用されている。設計の
他の部分では自動設計の標準化がなされておらず、設計
者が対話的に行う、いわゆる計算機の助けを借りた設計
手法が取り入れられている。

【０００８】このように、セミカスタム手法は設計手法
の標準化された、計算機による自動設計であるといえ
る。ＡＳＩＣに用いられるゲートアレイでは基本セルを
格子状に並べたマスターチップを、あらかじめ作成して
おき、基本セルの上部の金属配線層の設計のみを行い、
この金属配線層の配線接続だけを行うことにより、ユー
ザの希望に沿ったＬＳＩを短期間に開発できる特徴をも
っている。ただし、ゲートアレイでは、ＣＰＵやメモリ
等の大規模なマクロセルを構成することができないた
め、これを容易に実現するためにスタンダードセルが登
場した。スタンダードセルは、最適設計した検証済みマ
クロセルをＣＡＤの設計データベースに予め登録してお
き、このマクロセルをＣＡＤを使用して任意に組み合わ
せて構成するものである。このスタンダードセルは、大
規模なマクロセルを容易に構成することができるもので
あるが、各マクロセルは、トランジスタ単位のレベルま
で具体化するものであるため、開発期間が長くなる。そ
こで、ゲートアレイのランダムロジック部に、スタンダ
ードセルのマクロセルを埋め込んだ構造のエンベッテド
アレイが提案されている。このエンベッテドアレイは、
ランダムロジック部のゲート数や、内蔵するマクロセル
の種類を決めた後、直ちにウェーハの製造を開始して配
線工程の前まで製造を進めてマスターチップを用意して
おく。この状態で、論理設計の完成を待ち、論理シミュ
レーション終了後は、ランダムロジック部に配線を施す
だけで完成するものである。

【０００９】

【発明が解決しようとする課題】このような、エンベッ
テドアレイ等のセミカスタムＬＳＩにおいては多種・多
様・多機能な論理回路やメモリ部が同一半導体チップ上
に組み込まれている。このため、半導体チップ上の一部
はＳＩＴ特性の回路、他の一部はＦＥＴ特性の回路とし
た方がＬＳＩチップ全体としての特性の向上の期待が出
来る場合がある。しかし、ＳＩＴとＦＥＴとでは、ゲー
ト長やチャネルの不純物密度等の基本的な構造や設計ル
ールが異なるため、従来のセミカスタムＬＳＩの手法に
おいては、マスターチップとして両方に対応できる構造
は準備することが出来ないという問題点があった。

【００１０】即ち、ＳＩＴとＦＥＴとを同一半導体チッ
プ上に混在させたＬＳＩを実現するるためには、マスタ
ーチップ段階から変更が必要で、セミカスタムＬＳＩの
特徴である迅速な製品の提供が困難であった。さらに、
マスターチップ段階から変更するにしても、ＳＩＴとＦ
ＥＴとではゲート長やチャネルの不純物密度が互いに異
なるため、プロセス条件が複雑化し、工程数が増大する
という問題点を有していた。

【００１１】このように、従来のセミカスタムＬＳＩで
は、高速の部分の回路をＳＩＴで、低速の部分の回路を
ＦＥＴで構成するというような自由度を有した設計は不
可能であった。

【００１２】さらに、従来の半導体集積回路や電子機器
は、ある特定の電流・電圧特性のみを仮定した設計論で
しか設計されていないため、より回路特性や動作特性の
向上できる可能性を無駄にしている場合が見られた。

【００１３】例えば歴史的な経緯からＭＯＳＦＥＴを用
いたＬＳＩが先行して発展したために、ＳＩＴがＭＯＳ
ＦＥＴよりも高速度・低消費電力で動作するトランジス
タであることが公知となった後においても、回路設計者
は不慣れな電流・電圧特性のトランジスタの採用を嫌う
傾向が見られた。

【００１４】また、種々の回路のなかには、ＳＩＴとＦ
ＥＴとの中間型の電流・電圧特性のスイッチング素子に
より、半導体集積回路や電子機器の特性が改善されるこ
とが期待できる場合もある。しかし、従来このようなＳ
ＩＴとＦＥＴとの中間型の電流・電圧特性のスイッチン
グ素子を用いた論理シミュレーションや回路シミュレー
ション技術は知られていなかった。また、このような未
知の電流・電圧特性の回路に対する設計論自身も未開発
であった。ＳＩＴとＦＥＴとの中間型のうちでも、より
ＳＩＴに近い特性のものや、よりＦＥＴに近い特性のも
のがあり、これらの内でいずれが、多種多様の半導体集
積回路や電子機器に対して、最適な電流・電圧特性であ
るかを見いだすのが困難であった。

【００１５】また、論理シミュレーションや回路シミュ
レーション技術には、一定の限界があるので、種々の回
路のなかには、どのような電流・電圧特性のスイッチン
グ素子を用いると、半導体集積回路や電子機器の特性が
最も改善されるかが、不明である場合もある。このよう
な場合は、現実の動作によりその特性を実験的に確かめ
ざるを得ない。しかし、１個のＬＳＩの製造には、莫大
なる経費と時間が必要であり、膨大なる無駄が予想され
る実験的試作には、限界があった。したがって、従来こ
のような冒険的試みはなされなかった。また、電子機器
のシステム全体の総合的な特性を評価するためには、小
規模なシミュレーションや予備実験では予測できない場
合もある。

【００１６】さらに、従来の半導体集積回路や電子機器
は動作温度等の使用環境や演算対象の内容が変更になっ
た場合に電流・電圧特性を、ＳＩＴ特性からＦＥＴ特性
へ、若しくはＦＥＴ特性からＳＩＴ特性へ変更すること
により、高速性、低消費電力性及び安定性などの特性の
改善が見込まれる場合もあるが、従来の半導体集積回路
や電子機器はこのような電流・電圧特性の変更は不可能
であった。

【００１７】上記問題点を鑑み、本発明の目的は、高速
性、低消費電力性及び安定性などの特性を簡単に制御で
きる設計自由度の大きな半導体装置及びこれを用いた電
子機器を提供することにある。

【００１８】本発明の他の目的は、複雑な製造プロセス
を用いることなく多様な論理体系の論理回路を含む半導
体集積回路を簡単に設計・製造できる半導体装置及びこ
れを用いた電子機器を提供することにある。

【００１９】本発明の更に他の目的は、ＳＩＴとＦＥＴ
とを同一半導体チップ上に混在させたＬＳＩを、迅速に
設計・製造し、ユーザの希望するデバイスを、短期間に
開発できる半導体装置及びこれを用いた電子機器を提供
することにある。

【００２０】本発明の更に他の目的は、高速性、低消費
電力性及び安定性などの動作特性を回路特性に合わせな
がら、簡単に設計・製造し、特定用途向けの高性能・多
機能デバイスを、短期間に開発できる半導体装置及びこ
れを用いた電子機器を提供することにある。

【００２１】本発明の更に他の目的は、ＳＩＴとＦＥＴ
とを同一半導体チップ上に混在させたセミカスタムＬＳ
Ｉを、迅速に設計・製造できる半導体装置及びこれを用
いた電子機器を提供することにある。

【００２２】本発明の更に他の目的は、半導体装置を構
成しているスイッチング素子の電流・電圧特性を、ＳＩ
Ｔ特性からＦＥＴ特性へ、若しくはＦＥＴ特性からＳＩ
Ｔ特性へ自由に変更し、設計論が未熟若しくは未開発な
回路であっても、簡単に製造可能で、その動作特性を確
認し、改善できる半導体装置及びこれを用いた電子機器
を提供することにある。

【００２３】本発明の更に他の目的は、半導体装置を構
成しているスイッチング素子の電流・電圧特性を、変更
し、その動作特性を改善できる学習機能を有した半導体
装置及びこれを用いた電子機器を提供することにある。

【００２４】本発明の更に他の目的は、半導体集積回路
等を構成しているスイッチング素子の電流・電圧特性を
自由に変更し、最も動作特性が良くなる電流・電圧特性
に設定することの出来る半導体装置及びこれを用いた電
子機器の動作方法を提供することにある。

【００２５】本発明の更に他の目的は、動作温度等の使
用環境や演算対象の内容が変更になった場合に電流・電
圧特性を、ＳＩＴ特性からＦＥＴ特性へ、若しくはＦＥ
Ｔ特性からＳＩＴ特性へ変更することにより、動作特性
の改善をすることの可能な半導体装置及びこれを用いた
電子機器の動作方法を提供することにある。

【００２６】本発明の更に他の目的は、その動作特性を
改善し、学習機能を実現できる半導体装置及びこれを用
いた電子機器の動作方法を提供することにある。

【００２７】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の特徴は、ソース領域、ドレイン領
域、ゲート電極及び内部抵抗制御手段を少なくとも具備
し、この内部抵抗制御手段により内部抵抗を可変とし、
内部抵抗が最小となったときに静電誘導トランジスタ
（ＳＩＴ）として動作するように構成した半導体装置で
あることである。ここで、「内部抵抗」とは、（１）式
に示した負帰還直列抵抗となる内部抵抗ｒ_sの意であ
る。

【００２８】本発明の第１の特徴の構成によれば、内部
抵抗制御手段により内部抵抗ｒ_sを可変とすることによ
り、半導体装置のドレイン電流・ドレイン電圧特性を不
飽和型から飽和型へ、又は、飽和型から不飽和型へと自
由に特性を変化させることができる。完全な飽和型では
なく、飽和型と不飽和型との中間的な電流・電圧特性に
制御しても良い。なお、ゲート電極周辺の構造は、絶縁
ゲート構造、接合ゲート構造、ショットキー・ゲート構
造のいずれでもかまわない。

【００２９】本発明の第２の特徴は、ＳＩＴと、ソース
領域、ドレイン領域、ゲート電極及び内部抵抗制御手段
を少なくとも具備し、内部抵抗制御手段により内部抵抗
を可変とし、この内部抵抗が最小となったときにＳＩＴ
として動作するように構成したトランジスタ（擬ＳＩ
Ｔ）とを同一半導体基板上に集積化した半導体装置（半
導体集積回路）であることである。

【００３０】本発明の第２の特徴によれば、内部抵抗制
御手段により内部抵抗ｒ_sを可変とすることにより、ト
ランジスタ（擬ＳＩＴ）の電流・電圧特性を不飽和型か
ら飽和型へと自由に特性を変化させることができる。こ
のため、例えば、高速の信号処理回路から高集積密度で
安定性に優れた論理回路などのように、ＳＩＴ特性とＦ
ＥＴ特性とを同一半導体チップ上に混在させた集積回路
を簡単に構成することが可能となる。

【００３１】本発明の第２の特徴において、ＳＩＴを含
む回路と、ソース領域、ドレイン領域、ゲート電極及び
内部抵抗制御手段を少なくとも具備し、内部抵抗制御手
段により内部抵抗を可変とし、内部抵抗が最小となった
ときにＳＩＴとして動作するように構成したトランジス
タ（擬ＳＩＴ）を含む回路とを同一半導体基板上に集積
化してもよい。上記と同様に、内部抵抗制御手段により
内部抵抗ｒ_sを可変とすることにより、回路を構成して
いるトランジスタ（擬ＳＩＴ）の電流・電圧特性を不飽
和型から飽和型へと自由に特性を変化させることができ
る。このため、例えば、高速の信号処理回路にはＳＩＴ
を含む回路を採用し、比較的高速性が要求されず安定性
が要求される回路には、ＦＥＴ特性もしくはＳＩＴとＦ
ＥＴの中間型のトランジスタを含む回路を採用する等の
回路設計が可能となる。このため、多様な回路体系を有
する集積回路をそれぞれの回路特性に適合させつつ、簡
単に構成することが可能となる。

【００３２】本発明の第３の特徴はソース領域、ドレイ
ン領域、ゲート電極及び内部抵抗制御手段を少なくとも
具備し、内部抵抗制御手段により内部抵抗を可変とし、
内部抵抗が最小となったときにＳＩＴとして動作するよ
うに構成したトランジスタ（擬ＳＩＴ）を同一半導体基
板上に複数個配置した半導体集積回路であって、一部の
トランジスタ（擬ＳＩＴ）の内部抵抗を他のトランジス
タ（擬ＳＩＴ）の内部抵抗とは異なる値に設定した半導
体装置であることである。

【００３３】このように構成すれば、基本構造としては
同一の擬ＳＩＴを多数個同一半導体基板上に配置して、
それぞれの内部抵抗制御手段に与える電圧を変える、若
しくは一部の内部抵抗制御手段のみに表面金属配線を接
続して特定の内部抵抗制御手段のみを選択的に機能さ
せ、実質的にＳＩＴ特性の回路、ＦＥＴ特性の回路、及
び／もしくはＳＩＴ特性とＦＥＴ特性の中間型の特性の
回路を同一半導体基板上に配置した半導体集積回路が実
現できる。

【００３４】例えば、ゲートアレイのマスターチップと
して、同一構造の擬ＳＩＴを多数個同一半導体基板上に
配置したウェハを用意しておき、この状態で、論理設計
の完成を待ち、論理シミュレーション終了後は、特定の
擬ＳＩＴの内部抵抗制御手段のみに選択的に表面金属配
線を施すだけで、ユーザの希望する特定用途向けのＳＩ
Ｔ／ＦＥＴ混合型デバイスを、短期間に開発することが
できる。従って、ＳＩＴ／ＦＥＴ混合型デバイスの製造
プロセスを極度に複雑化させることもなく簡単に実現で
きる。

【００３５】なお、本発明の第１乃至第３の特徴におい
て、内部抵抗ｒ_sは、ゲート電極直下のチャネル抵抗、
ソース領域からチャネルの入り口までの抵抗、ソース領
域内の寄生抵抗、ソース領域とソース電極とのコンタク
ト抵抗などを含めた直列抵抗であるが、この内、ソース
領域からチャネルの入り口の電位障壁までの抵抗を制御
するのが効果的である。この電位障壁は、ソース領域と
ドレイン領域との間の主電流通路に形成され、ＳＩＴ
（及び擬ＳＩＴ）の主電流となるキャリアの注入量を電
位障壁の高さで制御する。また、この電位障壁は、ゲー
ト電極に印加されるゲート電圧（ゲートバイアス）及び
ドレイン領域に印加されるドレイン電圧（ドレインバイ
アス）で定まる２次元ポテンシャルの鞍部点（サドルポ
イント）により規定される電位障壁である。

【００３６】また、本発明の第１乃至第３の特徴におけ
る内部抵抗制御手段は、ゲート電極とは電気的に分離し
て構成し、ソース領域近傍の空乏層幅を電位障壁の高さ
とは独立に制御することが好ましい。空乏層幅を制御す
る手段は、絶縁ゲート構造、接合ゲート構造、ショット
キー・ゲート構造のいずれでもかまわない。そして、こ
の絶縁ゲート構造、接合ゲート構造、ショットキー・ゲ
ート構造のいずれかとなるように、内部抵抗制御手段
は、ソース領域とゲート電極との間に設けられた、ゲー
ト電極とは電気的に独立した制御電極を少なくとも有し
て構成すればよい。例えば、制御電極に電源配線を接続
して一定のバイアス電圧（定電圧）を印加し、ゲート電
極には、信号配線を接続して、正弦波若しくはパルスの
信号を印加するように構成すればよい。ゲート電極に接
続される信号配線とは異なる信号配線を制御電極に接続
して、特定のタイミングのみにおいて、電流・電圧特性
を不飽和型から飽和型へと遷移させるようにすれば、多
値論理回路のような機能を持たせることも可能である。
内部抵抗制御手段は、ソース領域とゲート電極との間
に、複数個の制御電極で構成しても良い。

【００３７】本発明の第４の特徴は、ＳＩＴと、第１の
トランジスタ（第１の擬ＳＩＴ）と、第２のトランジス
タ（第２の擬ＳＩＴ）とを同一半導体基板上に集積化し
た半導体装置（半導体集積回路）であることである。こ
こで、「第１のトランジスタ」は、第１のソース領域、
第１のドレイン領域、第１のゲート電極及び第１の内部
抵抗制御手段を少なくとも具備し、第１の内部抵抗制御
手段により第１の内部抵抗を可変とし、第１の内部抵抗
が最小となったときにＳＩＴとして動作するように構成
されている。また、「第２のトランジスタ」は、 第２
のソース領域、第２のドレイン領域、第２のゲート電極
及び第２の内部抵抗制御手段を少なくとも具備し、第２
の内部抵抗制御手段により第２の内部抵抗を可変とし、
第２の内部抵抗が最小となったときにＳＩＴとして動作
するように構成されている。

【００３８】本発明の第４の特徴によれば、第１の内部
抵抗制御手段により第１の内部抵抗ｒ_s1を可変とするこ
とにより、第１のトランジスタ（第１の擬ＳＩＴ）の電
流・電圧特性を不飽和型から飽和型へと自由に特性を変
化させることができる。さらに、第２の内部抵抗制御手
段により第２の内部抵抗ｒ_s2を可変とすることにより、
第２のトランジスタ（第２の擬ＳＩＴ）の電流・電圧特
性を不飽和型から飽和型へと自由に特性を変化させるこ
とができる。第１及び／又は、第２のトランジスタの電
流・電圧特性を不飽和型と飽和型との中間型や、不飽和
型ではあるが比較的内部抵抗の大きな特性のものに制御
することもできる。このため、例えば、高速の信号処理
回路、中程度の速度の信号処理回路、及び比較的低速の
信号処理回路等の種々の仕様の信号処理回路を同一半導
体チップ上に混在させた集積回路を簡単に構成すること
が可能となる。また、このような混在型集積回路を製造
工程を極度に複雑化することなく製造できる。

【００３９】たとえば、本発明の第４の特徴において、
第１の内部抵抗制御手段は、第１のソース領域と第１の
ゲート電極との間に設けられた、第１のゲート電極とは
独立した第１の空乏層幅制御手段を少なくとも有し、第
２の内部抵抗制御手段は、第２のソース領域と第２のゲ
ート電極との間に設けられた、第２のゲート電極とは独
立した第２及び第３の空乏層幅制御手段を少なくとも有
するように構成すれば、互いに異なる内部抵抗を制御で
きる。

【００４０】本発明の第５の特徴は、ドレイン領域とな
る第１の半導体領域と、第１の半導体領域の上部に形成
されたチャネル領域となる、第１の半導体領域よりも低
不純物密度の第２の半導体領域と、第２の半導体領域の
上部に形成されたソース領域となる、第２の半導体領域
よりも高不純物密度の第３の半導体領域と、第３の半導
体領域を貫通し、第２の半導体領域の側部に形成された
溝部と、溝部の内部において、第２の半導体領域の側部
に形成されたゲート電極と、溝部の内部において、ゲー
ト電極とは離間して、ゲート電極の上部に形成された制
御電極とを少なくとも備え、制御電極により、第３の半
導体領域近傍の第２の半導体領域中の空乏層幅を制御す
る半導体装置であることである。

【００４１】ここで、「制御電極」は、第２の半導体領
域中の空乏層幅を制御して、ソース領域とドレイン領域
との間の主電流通路に形成された直列抵抗となる内部抵
抗の値を可変とするように動作する。すなわち、制御電
極にバイアス電圧を印加しない場合は、内部抵抗ｒ_sは
小さく、ほとんど無視できるので、ＳＩＴとして動作す
る。一方制御電極にバイアス電圧を印加すると第２の半
導体領域中の空乏層幅が広がり、チャネル層が狭まり、
ソースからチャネルまでの抵抗が増大し、内部抵抗ｒ_s
が増加し、ＦＥＴ特性を示すようになる。

【００４２】本発明の第５の特徴の構成によれば、制御
電極により、内部抵抗ｒ_sを可変とすることにより、半
導体装置のドレイン電流・ドレイン電圧特性を不飽和型
から飽和型へと自由に特性を変化させることができる。
完全な飽和型ではなく、飽和型と不飽和型との中間的な
電流・電圧特性に制御しても良い。

【００４３】本発明の第６の特徴は、ドレイン領域とな
る第１の半導体領域と、第１の半導体領域の上部に形成
されたチャネル領域となる、第１の半導体領域よりも低
不純物密度の第２の半導体領域と、第２の半導体領域の
上部に形成されたソース領域となる、第２の半導体領域
よりも高不純物密度の第３の半導体領域と、第３の半導
体領域を貫通し、第２の半導体領域の側部に形成された
溝部と、溝部の内部において、第２の半導体領域の側部
に形成されたゲート電極と、溝部の内部において、ゲー
ト電極とは離間して、ゲート電極の上部に形成された制
御電極とを少なくとも備えたスイッチング素子を同一半
導体基板上に複数個配置した半導体集積回路であって、
特定のスイッチング素子の制御電極にのみに選択的に表
面配線を接続し、この特定のスイッチング素子の第３の
半導体領域近傍の第２の半導体領域中の空乏層幅のみを
選択的に制御する半導体装置であることである。

【００４４】このように構成すれば、基本構造としては
同一のスイッチング素子（擬ＳＩＴ）を多数個同一半導
体基板上に配置して、特定のスイッチング素子の制御電
極にのみに選択的に表面配線を接続し、選択された特定
の制御電極により、特定のスイッチング素子の内部抵抗
ｒ_sを可変とすることにより、この特定のスイッチング
素子のドレイン電流・ドレイン電圧特性のみを選択的に
不飽和型から飽和型へと自由に特性を変化させることが
できる。この結果、実質的にＳＩＴ特性の回路、ＦＥＴ
特性の回路、及び／もしくはＳＩＴ特性とＦＥＴ特性の
中間型の特性の回路を同一半導体基板上に配置した半導
体集積回路が実現できる。

【００４５】例えば、セミカスタムＬＳＩのマスターチ
ップとして、同一構造のスイッチング素子（擬ＳＩＴ）
を多数個同一半導体基板上に配置したウェハを用意して
おき、この状態で、論理設計の完成を待ち、論理シミュ
レーション終了後は、特定のスイッチング素子（擬ＳＩ
Ｔ）の制御電極のみに選択的に表面金属配線を施すだけ
で、ＳＩＴ／ＦＥＴ混合型デバイスを、短期間に開発す
ることができる。従って、ＳＩＴ／ＦＥＴ混合型デバイ
スの製造プロセスを極度に複雑化させることもなく簡単
に実現できる。

【００４６】本発明の第７の特徴は、半導体基板上に集
積化された第１のスイッチング素子と第２のスイッチン
グ素子とを少なくとも備えた半導体装置（半導体集積回
路）であることである。ここで、第１のスイッチング素
子は、半導体基板上に設けられた第１の半導体領域と、
第１の半導体領域の上部に形成された第１の半導体領域
よりも低不純物密度の第２の半導体領域と、第２の半導
体領域の上部に形成された第２の半導体領域よりも高不
純物密度の第３の半導体領域と、第３の半導体領域を貫
通し、第２の半導体領域の側部に形成された第１の溝部
と、第１の溝部の内部において、第２の半導体領域の側
部に形成された第１のゲート電極からなるＳＩＴであ
る。第２のスイッチング素子は、第１のスイッチング素
子と同一の半導体基板上に設けられた第４の半導体領域
と、第４の半導体領域の上部に形成された第４の半導体
領域よりも低不純物密度の第５の半導体領域と、第５の
半導体領域の上部に形成された第５の半導体領域よりも
高不純物密度の第６の半導体領域と、第６の半導体領域
を貫通し、第５の半導体領域の側部に形成された第２の
溝部と、第２の溝部の内部において、第５の半導体領域
の側部に形成された第２のゲート電極と、第２の溝部の
内部において、第２のゲート電極とは離間して、第２の
ゲート電極の上部に形成された第１の空乏層幅制御手段
から構成されている。この第２のスイッチング素子は、
第１の空乏層幅制御手段により、第６の半導体領域近傍
の第５の半導体領域中の空乏層幅を制御することによ
り、第２のスイッチング素子の内部抵抗を可変とするこ
とができる。即ち、内部抵抗が最小となったときにはＳ
ＩＴとして動作し、内部抵抗が最大となったときにはＦ
ＥＴとして動作する。

【００４７】本発明の第７の特徴によれば、第１の空乏
層幅制御手段により内部抵抗ｒ_sを可変とすることによ
り、第２のスイッチング素子の電流・電圧特性を不飽和
型から飽和型へと自由に特性を変化させることができ
る。このため、例えば、高速の信号処理回路から高集積
密度で安定性に優れた論理回路などのように、ＳＩＴ特
性とＦＥＴ特性とを同一半導体チップ上に混在させた集
積回路を簡単に構成することが可能となる。

【００４８】本発明の第７の特徴において、第１及び第
２のスイッチング素子と同一の半導体基板上に設けられ
た第７の半導体領域と、第７の半導体領域の上部に形成
された第７の半導体領域よりも低不純物密度の第８の半
導体領域と、第８の半導体領域の上部に形成された第８
の半導体領域よりも高不純物密度の第９の半導体領域
と、第９の半導体領域を貫通し、第８の半導体領域の側
部に形成された第３の溝部と、第３の溝部の内部におい
て、第８の半導体領域の側部に形成された第３のゲート
電極と、第３の溝部の内部において、第３のゲート電極
とは離間して、第３のゲート電極の上部に形成された第
２の空乏層幅制御手段と、第２の空乏層幅制御手段とは
離間して、第２の空乏層幅制御手段の上部に形成された
第３の空乏層幅制御手段とからなる第３のスイッチング
素子を更に備え、第２及び第３の空乏層幅制御手段によ
り、第９の半導体領域近傍の第８の半導体領域中の空乏
層幅を制御すれば、より多様な特性及び多様な論理体系
を有する集積回路を簡単に構成し、製造することが可能
となる。

【００４９】本発明の第８の特徴は、第１の半導体基板
上に配置された、第１のソース領域、第１のドレイン領
域、第１のゲート電極及び第１の内部抵抗制御手段を少
なくとも具備し、第１の内部抵抗制御手段により第１の
内部抵抗を可変とし、第１の内部抵抗が最小となったと
きにＳＩＴとして動作するように構成した第１のトラン
ジスタからなる第１の半導体集積回路（第１の半導体チ
ップ）と、第２の半導体基板上に配置された、第２のソ
ース領域、第２のドレイン領域、第２のゲート電極及び
第２の内部抵抗制御手段を少なくとも具備し、第２の内
部抵抗制御手段により第２の内部抵抗を可変とし、第２
の内部抵抗が最小となったときにＳＩＴとして動作する
ように構成した第２のトランジスタからなる第２の半導
体集積回路（第２の半導体チップ）とを、セラミック基
板等の同一基板上に配置し、第１及び第２の内部抵抗を
互いに異なるように設定したハイブリッドＩＣやマルチ
・チップ・モジュール（ＭＣＭ）等の半導体装置である
ことである。

【００５０】本発明の第８の特徴によれば、第１の内部
抵抗制御手段により第１の内部抵抗ｒ_s1を可変とするこ
とにより、第１の半導体集積回路（第１の半導体チッ
プ）を構成している第１のトランジスタ（第１の擬ＳＩ
Ｔ）の電流・電圧特性を不飽和型から飽和型へ、あるい
は、飽和型から不飽和型へと自由に特性を変化させるこ
とができる。さらに、第２の内部抵抗制御手段により第
２の内部抵抗ｒ_s2を可変とすることにより、第２の半導
体集積回路（第２の半導体チップ）を構成している第２
のトランジスタ（第２の擬ＳＩＴ）の電流・電圧特性を
不飽和型から飽和型へ、あるいは、飽和型から不飽和型
へと自由に特性を変化させることができる。また、不飽
和型と飽和型との中間型や、不飽和型ではあるが比較的
内部抵抗の大きな特性のものに制御することもできる。
このため、例えば、高速の信号処理回路、中程度の速度
の信号処理回路、及び比較的低速の信号処理回路等の種
々の仕様の半導体チップを搭載したハイブリッドＩＣや
ＭＣＭの特性を簡単に制御し、全体としての動作特性が
最も良好になるように、各擬ＳＩＴの電流・電圧特性を
選択することが可能となる。

【００５１】本発明の第９の特徴は、第１の半導体基板
上に配置された、第１のソース領域、第１のドレイン領
域、第１のゲート電極及び第１の内部抵抗制御手段を少
なくとも具備し、第１の内部抵抗制御手段により第１の
内部抵抗を可変とし、第１の内部抵抗が最小となったと
きにＳＩＴとして動作するように構成した第１のトラン
ジスタからなる第１の半導体集積回路を含む第１の半導
体実装体と、第２の半導体基板上に配置された、第２の
ソース領域、第２のドレイン領域、第２のゲート電極及
び第２の内部抵抗制御手段を少なくとも具備し、第２の
内部抵抗制御手段により第２の内部抵抗を可変とし、第
２の内部抵抗が最小となったときにＳＩＴとして動作す
るように構成した第２のトランジスタからなる第２の半
導体集積回路を含む第２の半導体実装体とを少なくとも
具備し、第１及び第２の内部抵抗を互いに異なるように
設定した電子機器であることである。ここで、「第１及
び第２の半導体実装体」とは、第１乃至第７の特徴の半
導体装置を所定の基板上にマウントしたパッケージや、
第８の特徴のハイブリッドＩＣやＭＣＭ等の１次／２次
実装体を含む概念である。さらに、これらの１次／２次
実装体をプリント基板等のマザーボードに実装したもの
（３次実装体）、このマザーボードを複数個架枠に実装
したもの（４次実装体）を含む概念である。さらに、４
次実装体を他の電源や操作盤あるいはディスプレイパネ
ルと共に筐体に実装したもの（５次実装体）でも良い。

【００５２】本発明の第９の特徴によれば、第１の内部
抵抗制御手段により第１の内部抵抗ｒ_s1を可変とするこ
とにより、第１の半導体実装体を構成している第１のト
ランジスタ（第１の擬ＳＩＴ）の電流・電圧特性を、第
１の半導体実装体の機能に適合すべく所望の特性にを自
由に変化させることができる。さらに、第２の内部抵抗
制御手段により第２の内部抵抗ｒ_s2を可変とすることに
より、第２の半導体実装体を構成している第２のトラン
ジスタ（第２の擬ＳＩＴ）の電流・電圧特性を第２の半
導体実装体の機能に適合すべく所望の特性に自由に変化
させることができる。このため、例えば、高速の信号処
理回路、中程度の速度の信号処理回路、及び比較的低速
の信号処理回路等を搭載した種々の仕様の複数の半導体
実装体のそれぞれの動作特性を制御し、最適化し、電子
機器の総合的な動作特性を改善出来る。

【００５３】本発明の第１０の特徴は、ソース領域、ド
レイン領域、ゲート電極及び内部抵抗制御手段を少なく
とも具備し、内部抵抗制御手段により内部抵抗を可変と
し、内部抵抗が最小となったときにＳＩＴとして動作す
るように構成したトランジスタを同一半導体基板上に複
数個配置した半導体集積回路を用意するステップと、内
部抵抗を初期の内部抵抗値に設定するステップと、初期
の内部抵抗値を用いて、半導体集積回路を試験的に動作
させその特性を測定評価するステップと、測定評価の結
果に基づいて半導体集積回路を構成する少なくとも一部
のトランジスタの内部抵抗を初期の内部抵抗値とは異な
る値に設定するステップとを少なくとも有する半導体装
置の動作方法であることである。

【００５４】本発明の第１０の特徴によれば、半導体集
積回路を構成している特定のトランジスタ（擬ＳＩＴ）
の内部抵抗ｒ_sを初期の内部抵抗値とは異なる値に設定
することにより、半導体装置の電流・電圧特性を不飽和
型から飽和型へ又は、飽和型から不飽和型へと自由に特
性を変化させることができる。このため、例えば、複数
の性質の異なる回路、例えば、高速の信号処理回路、中
程度の速度の信号処理回路、及び比較的低速の信号処理
回路等の種々の仕様の信号処理回路をそれぞれ最適動作
するように電流・電圧特性を制御し、半導体集積回路全
体として最も特性の良好になる電流・電圧特性を試行錯
誤により見いだし（学習し）、その最適値に設定するこ
とが可能となる。

【００５５】本発明の第１１の特徴は、第１の半導体基
板上に配置された、第１のソース領域、第１のドレイン
領域、第１のゲート電極及び第１の内部抵抗制御手段を
少なくとも具備し、第１の内部抵抗制御手段により第１
の内部抵抗を可変とし、第１の内部抵抗が最小となった
ときにＳＩＴとして動作するように構成した第１のトラ
ンジスタからなる第１の半導体集積回路と、第２の半導
体基板上に配置された、第２のソース領域、第２のドレ
イン領域、第２のゲート電極及び第２の内部抵抗制御手
段を少なくとも具備し、第２の内部抵抗制御手段により
第２の内部抵抗を可変とし、第２の内部抵抗が最小とな
ったときにＳＩＴとして動作するように構成した第２の
トランジスタからなる第２の半導体集積回路とを、セラ
ミック基板等の同一基板上に配置した半導体装置を用意
するステップと、第１及び第２の内部抵抗を初期の内部
抵抗値に設定するステップと、初期の内部抵抗値を用い
て、半導体装置を試験的に動作させその特性を測定評価
するステップと、測定評価の結果に基づいて第１及び第
２の内部抵抗の少なくとも一部の内部抵抗を初期の内部
抵抗値とは異なる値に設定するステップとを少なくとも
有する半導体装置の動作方法であることである。

【００５６】本発明の第１１の特徴によれば、ハイブリ
ッドＩＣやＭＣＭ等の半導体装置を試験的に動作させそ
の特性を測定評価することにより、第１及び第２の内部
抵抗の少なくとも一部の内部抵抗を初期の内部抵抗値と
は異なる値に設定することにより、所定のトランジスタ
（擬ＳＩＴ）の電流・電圧特性を所望の特性に自由に変
化させ、さらにその特性を測定評価することができる。
この操作を繰り返すことにより、半導体装置を構成して
いる各擬ＳＩＴの電流・電圧特性を、それぞれの回路の
仕様や特性に適合するように最適値に設定する（学習す
る）ことが可能となる。この学習の結果、例えば、高速
の信号処理回路、中程度の速度の信号処理回路、及び比
較的低速の信号処理回路等の種々の仕様の半導体チップ
を搭載したハイブリッドＩＣやＭＣＭ等の総合的な動作
特性を、最も良好なものに設定できる。

【００５７】本発明の第１２の特徴は、第１の半導体基
板上に配置された、第１のソース領域、第１のドレイン
領域、第１のゲート電極及び第１の内部抵抗制御手段を
少なくとも具備し、第１の内部抵抗制御手段により第１
の内部抵抗を可変とし、第１の内部抵抗が最小となった
ときにＳＩＴとして動作するように構成した第１のトラ
ンジスタからなる第１の半導体集積回路を含む第１の半
導体実装体と、第２の半導体基板上に配置された、第２
のソース領域、第２のドレイン領域、第２のゲート電極
及び第２の内部抵抗制御手段を少なくとも具備し、第２
の内部抵抗制御手段により第２の内部抵抗を可変とし、
第２の内部抵抗が最小となったときにＳＩＴとして動作
するように構成した第２のトランジスタからなる第２の
半導体集積回路を含む第１の半導体実装体とを少なくと
も具備した電子機器を用意するステップと、第１及び第
２の内部抵抗を初期の内部抵抗値に設定するステップ
と、初期の内部抵抗値を用いて、電子機器を試験的に動
作させ、その特性を測定評価するステップと、測定評価
の結果に基づいて第１及び第２の内部抵抗の少なくとも
一部の内部抵抗を初期の内部抵抗値とは異なる値に設定
するステップとを少なくとも有する電子機器の動作方法
であることである。ここで、「第１及び第２の半導体実
装体」とは、第９の特徴において説明したような１次／
２次実装体乃至５次実装体を意味する。

【００５８】本発明の第１２の特徴によれば、電子機器
を試験的に動作させその特性を測定評価することによ
り、第１及び第２の半導体実装体を構成する所定のトラ
ンジスタ（擬ＳＩＴ）の第１及び第２の内部抵抗の少な
くとも一部を初期の内部抵抗値とは異なる値に設定する
ことにより、所定のトランジスタ（擬ＳＩＴ）の電流・
電圧特性を所望の特性に自由に変化させ、さらにその特
性を測定評価することができる。この操作を繰り返すこ
とにより、電子機器を構成している各擬ＳＩＴの電流・
電圧特性を、それぞれの半導体実装体の仕様や特性に適
合するように最適値に設定する（学習する）ことが可能
となる。この学習の結果、例えば、高速の信号処理回
路、中程度の速度の信号処理回路、及び比較的低速の信
号処理回路等を搭載した種々の仕様の半導体実装体から
構成されたコンピュータシステムやマルチメディア機器
等の電子機器の総合的な動作特性を、最も良好なものに
設定できる。

【００５９】

【発明の実施の形態】次に、図面を参照して、本発明の
実施の形態を説明する。図１は本発明の基本原理を示す
等価回路図である。図１（ａ）は、絶縁ゲート構造の個
別半導体装置を、図１（ｂ）は、接合ゲート構造の個別
半導体装置を示す。図１に示すように、本発明の基礎と
なる個別半導体装置は、ソース領域Ｓ、ドレイン領域
Ｄ、ゲート電極Ｇ及び内部抵抗制御手段を少なくとも具
備し、この内部抵抗制御手段により内部抵抗ｒ_sを可変
とし、内部抵抗ｒ_sが最小となったときにＳＩＴ（ＳＩ
Ｔ）として動作するように構成している。ここで、内部
抵抗とは、ゲート電極直下のチャネル抵抗、ソース領域
からチャネルまでの抵抗、ソース領域内の寄生抵抗、ソ
ース領域とソース電極とのコンタクト抵抗などを含めた
直列抵抗である。（１）式に示すように、負帰還直列抵
抗となる内部抵抗ｒ_sを可変とすることによりにより、
外部回路で得られるｇ_mは、真の相互コンダクタンスｇ_m
ⁱに対して変化する。

【００６０】図１（ａ）に示した絶縁ゲート構造、及び
図１（ｂ）に示した接合ゲート構造以外にもショットキ
ー・ゲート構造であってもかまわないことは勿論であ
る。

【００６１】以下の本発明の第１及び第２の実施の形態
において、本発明の半導体装置の具体的な構造を説明す
る。この第１及び第２の実施の形態における図面の記載
において、同一又は類似の部分には同一又は類似の符号
を付している。ただし、図面は模式的なものであり、厚
みと平面寸法との関係、各層の厚みの比率等は現実のも
のとは異なることに留意すべきである。したがって、具
体的な厚みや寸法は以下の説明を参酌して判断すべきも
のである。また図面相互間においても互いの寸法の関係
や比率が異なる部分が含まれていることは勿論である。

【００６２】（第１の実施の形態）図２は本発明の第１
の実施の形態に係る個別半導体装置の模式的な断面図で
ある。図２に示すように、本発明の第１の実施の形態に
係る個別半導体装置は、ドレイン領域となるｎ⁺Ｓｉ基
板（第１の半導体領域）１上にチャネル領域となるｎ^-
層（第２の半導体領域）２が配置され、さらにｎ^-層２
の上部にはソース領域となるｎ⁺層（第３の半導体領
域）３が形成されている。ｎ^-層（第２の半導体領域）
２は、ｎ⁺Ｓｉ基板（第１の半導体領域）１よりも低不
純物密度で、ｎ⁺層（第３の半導体領域）３は、ｎ^-層
（第２の半導体領域）２よりも高不純物密度である。こ
のｎ^-層２とｎ⁺層３を挟むように両側にＵ溝（溝部）が
配置され、Ｕ溝の側壁にゲート絶縁膜４が形成され、Ｕ
溝の底部に第１絶縁膜５が埋め込まれている。ｎ⁺基板
１の裏面にはドレイン電極６が、ｎ⁺層３の上部にはソ
ース電極７が配置されている。Ｕ溝に埋め込まれた第１
絶縁膜５の上部にはゲート電極８が配置されている。ゲ
ート電極８の上部には第２絶縁膜１１を介して第１制御
電極２１が配置され、第１制御電極２１の上部には第３
絶縁膜１２を介して第２制御電極２２が配置されてい
る。第２絶縁膜１１、第１制御電極２１、第３絶縁膜１
２及び第２制御電極２２とにより内部抵抗制御手段９が
構成されている。

【００６３】図２に示す本発明の第１の実施の形態に係
る個別半導体装置は、内部抵抗制御手段９を除けば縦形
構造のＳＩＴとみなすことが可能である。このため、ゲ
ート電極８に両側を挟まれたｎ^-チャネル層２は、ゲー
ト電極８に一定のゲートバイアス電圧を印加することに
よりゲート絶縁膜４の界面から空乏化する。一方、ドレ
イン電極６にドレインバイアス電圧を印加することによ
りｎ^-チャネル層２はドレイン領域側からも空乏化す
る。こうして、ゲートバイアス電圧及びドレインバイア
ス電圧で定まる２次元ポテンシャルの鞍部点（サドルポ
イント）により、ソース領域３とドレイン領域１間の主
電流通路に電位障壁が形成される。

【００６４】この電位障壁の高さはゲートバイアス電圧
及びドレインバイアス電圧で制御される。したがってゲ
ート電極８及びドレイン電極６に印加する電圧によりド
レイン領域１に注入されるキャリアの量が制御される。
ゲート・ソース間のｎ^-チャネル層２には内部抵抗ｒ_sが
存在する。この内部抵抗ｒ_sは、ゲート電極直下のチャ
ネル抵抗、ソースからチャネルまでの抵抗やソースの寄
生抵抗などを含めた直列抵抗成分である。第１及び第２
制御電極２１，２２にバイアス電圧を印加しない場合
は、内部抵抗ｒ_sは小さく、ほとんど無視できるので、
図２に示す本発明の第１の実施の形態に係る個別半導体
装置は、ＳＩＴとして動作する。一方第１及び第２制御
電極２１，２２にバイアス電圧を印加すると第１及び第
２制御電極に隣接したｎ^-層２中に空乏層３１が広が
り、チャネル層が狭まり、ソースからチャネルまでの抵
抗が増大し、内部抵抗ｒ_sが増加し、ＦＥＴ特性を示す
ようになる。

【００６５】図３に本発明の第１の実施の形態に係る個
別半導体装置の、内部抵抗制御手段により変化させられ
た３種の内部抵抗ｒ_sに対するそれぞれのドレイン電極
Ｉ_D−ドレイン電圧Ｖ_D特性を示す。図３（ａ）に示すよ
うに第１，第２制御電極にバイアス電圧を印加しない場
合、不飽和型のＳＩＴ特性を示す。図３（ｂ）は第１制
御電極２１のみにバイアス電圧を印加し内部抵抗ｒ_sを
ある程度増加させた場合である。この場合は不飽和型と
飽和型の中間の特性を示す。図３（ｃ）は第１制御電極
２１及び第２制御電極２２の両方に対して所定の電圧を
バイアスし内部抵抗ｒ_sをさらに、大きくした場合であ
る。この場合は内部抵抗ｒ_sの負帰還効果により飽和型
のＦＥＴ様の特性になる。ｇ_mは、ドレイン電極Ｉ_D−ド
レイン電圧Ｖ_D特性が、不飽和型〜中間型〜飽和型と内
部抵抗ｒ_sの増大に伴い遷移するとともに、その値が次
第に小さくなる。

【００６６】本発明の第１の実施の形態に係る個別半導
体装置においては、ゲート電極８とは別に設けられた内
部抵抗制御手段９を構成する複数の制御電極２１，２２
に印加するバイアス電圧により容易に不飽和型の高速性
を有するトランジスタから、低消費電力で安定性のよい
飽和型トランジスタまで簡単に実現できる。したがって
本発明の第１の実施の形態に係る個別半導体装置を用い
ることにより、同一の半導体素子の特性を不飽和型から
飽和型へと変化させることができ、論理体系を制御する
集積回路の設計作製を可能とする基本スイッチング素子
が実現できる。

【００６７】例えば、本発明の第１の実施の形態に係る
個別半導体装置において、第１制御電極２１及び第２制
御電極２２にそれぞれ第１及び第２の電源配線を接続し
て一定のバイアス電圧（定電圧）を印加し、ゲート電極
８には、信号配線を接続して、正弦波若しくはパルスの
信号を印加するように構成すればよい。あるいは、ゲー
ト電極８に接続される信号配線とは異なる第１及び第２
の制御用信号配線を第１制御電極２１及び第２制御電極
２２にそれぞれ接続して、特定のタイミングのみにおい
て、電流・電圧特性を不飽和型から飽和型へと遷移させ
ることも可能である。このようにダイナミカルに動作さ
せれば、多値論理回路用の素子として用いることも可能
である。

【００６８】本発明の第１の実施の形態に係る個別半導
体装置は以下のようにすれば製造できる。

【００６９】（イ）まず不純物密度５×１０¹⁷ｃｍ^-3乃
至５×１０¹⁹ｃｍ^-3のｎ⁺Ｓｉ基板１上にチャネル領域
となる不純物密度５×１０¹²ｃｍ^-3乃至５×１０¹⁶ｃｍ
^-3のｎ^-層２をエピタキシャル成長し、さらに不純物密
度５×１０¹⁸ｃｍ^-3乃至１×１０²¹ｃｍ^-3のソース領域
となるｎ⁺層３を連続的にエピタキシャル成長する。ソ
ース領域となるｎ⁺層３は⁷⁵Ａｓ⁺や³¹Ｐ⁺のイオン注入
で形成しても良い。

【００７０】（ロ）続いて、ｎ⁺層３の上に熱酸化法に
より酸化膜を形成し、フォトリソグラフィー法及び反応
性イオンエッチング（ＲＩＥ）法により酸化膜をパター
ニングし、Ｓｉエッチング用マスクを形成する。このＳ
ｉエッチング用マスクを用いて、ｎ⁺層３、ｎ^-層２及び
ｎ⁺Ｓｉ基板１の一部をエッチング除去し、Ｕ溝（トレ
ンチ）を形成する。

【００７１】（ハ）その後、Ｕ溝（トレンチ）の側壁に
熱酸化法により酸化膜を形成しゲート絶縁膜８とする。
更に、Ｕ溝（トレンチ）の底部に酸化膜を真空蒸着法で
埋め込み第１絶縁膜５を形成する。この第１絶縁膜５の
上部にタングステン（Ｗ）を真空蒸着法で埋め込みゲー
ト電極８を形成する。

【００７２】（ニ）更に、埋め込みゲート電極８の上部
に、酸化膜を真空蒸着法で埋め込み第２絶縁膜１１を形
成する。この第２絶縁膜１１の上部にタングステン
（Ｗ）を真空蒸着法で埋め込み、第１制御電極２１を形
成する。更に、第１制御電極２１の上部に、酸化膜を真
空蒸着法で埋め込み第３絶縁膜１２を形成する。この第
３絶縁膜１２の上部にタングステン（Ｗ）を真空蒸着法
で埋め込み第２制御電極２２を形成する。

【００７３】（ホ）更に、全面に図示を省略した層間絶
縁膜を形成し、この層間絶縁膜及びｎ⁺層３の上部のゲ
ート絶縁膜８にコンタクトホールを開口する。そして、
全面に、アルミニウム（Ａｌ）若しくはアルミニウム合
金（Ａｌ−Ｓｉ、Ａｌ−Ｃｕ−Ｓｉ）を真空蒸着法で堆
積し、フォトリソグラフィー法及び反応性イオンエッチ
ング（ＲＩＥ）法によりこのアルミニウム（Ａｌ）若し
くはアルミニウム合金（Ａｌ−Ｓｉ、Ａｌ−Ｃｕ−Ｓ
ｉ）をパターニングし、ソース電極７を形成する。同様
に、図示を省略したコンタクトホールを開口して、ゲー
ト電極８、第１制御電極２１及び第２制御電極２２に対
する取り出し電極（プラグ電極）及び配線層を接続す
る。一方、ｎ⁺基板１の裏面全面に、アルミニウム（Ａ
ｌ）若しくはアルミニウム合金（Ａｌ−Ｓｉ、Ａｌ−Ｃ
ｕ−Ｓｉ）を真空蒸着法で堆積し、ドレイン電極６を形
成すれば、図２に示す本発明の第１の実施の形態に係る
個別半導体装置が完成する。

【００７４】なお、上記製造方法は一例であり、例えば
Ｕ溝（トレンチ）の底部に酸化膜を真空蒸着法で埋め込
む代わりに、ＣＶＤ法で酸化膜を堆積し、Ｕ溝の上部の
酸化膜をエッチバックしても良い。また、Ｕ溝の側壁の
上部にシリコン窒化膜（Ｓｉ₃Ｎ₄）を形成し、Ｕ溝の底
部にシリコンを露出させてから、ＬＯＣＯＳ法を用いて
形成することも可能である。その他、種々の方法で、本
発明の第１の実施の形態に係る個別半導体装置は製造で
きる。

【００７５】図４は本発明の第１の実施の形態の変形例
（第１変形例）に係る接合ゲート構造の個別半導体装置
の模式的な断面図である。ドレイン領域となるｎ⁺Ｓｉ
基板１上にチャネル領域となるｎ^-層２が配置され、さ
らにｎ^-層２の上部にはソース領域となるｎ⁺層３が形成
されている。このｎ^-層２とｎ⁺層３を挟むように両側に
Ｕ溝が配置され、このＵ溝の側壁からｎ^-チャネル領域
２の表面に向かって、ｐ⁺ゲート領域８１が形成されて
いる。ｐ⁺ゲート領域８１にはゲート電極８が接続され
ている。ゲート電極８の下部、即ち、Ｕ溝の底部に第１
絶縁膜５が埋め込まれている。ｎ⁺基板１の裏面にはド
レイン電極６が、ｎ⁺層３の上部にはソース電極７が配
置されている。ゲート電極８の上部には第２絶縁膜１１
を介して第１制御電極２１が配置され、第１制御電極２
１の上部には第３絶縁膜１２を介して第２制御電極２２
が配置されている。第２絶縁膜１１、第１制御電極２
１、第３絶縁膜１２及び第２制御電極２２とにより内部
抵抗制御手段９が構成されている。

【００７６】図２に示す個別半導体装置と同様に、第１
及び第２制御電極２１，２２にバイアス電圧を印加しな
い場合は、内部抵抗ｒ_sは小さく、ほとんど無視できる
ので、図４に示す本発明の第１の実施の形態の第１の変
形例に係るに係る個別半導体装置は、ＳＩＴとして動作
する。一方、第１及び第２制御電極２１，２２にバイア
ス電圧を印加すると第１及び第２制御電極に隣接したｎ
^-層２中に空乏層が広がり、チャネル層が狭まり、ソー
スからチャネルまでの抵抗が増大し、内部抵抗ｒ_sが増
加し、第１の変形例に係る個別半導体装置はＦＥＴ特性
を示すようになる。

【００７７】図５は本発明の第１の実施の形態の他の変
形例（第２の変形例）に係る第１の変形例に係る個別半
導体装置の模式的な断面図である。図４に示した第１の
変形例に係る個別半導体装置において、さらに接合ゲー
ト構造の内部抵抗制御手段９を有した場合である。図５
のｎ^-層２とｎ⁺層３を挟むように両側にＵ溝が配置さ
れ、このＵ溝の側壁からｎ^-チャネル領域２の表面に向
かって、ｐ⁺ゲート領域８１及びｐ⁺制御領域８２が形成
されている。ｐ⁺ゲート領域８１にはゲート電極８が、
ｐ⁺制御領域８２には、制御電極２３が接続されてい
る。ゲート電極８の下部、即ち、Ｕ溝の底部に第１絶縁
膜５が埋め込まれているのは図２及び図４と同様であ
る。

【００７８】図５に示す本発明の第１の実施の形態の第
２の変形例に係る個別半導体装置において、制御電極２
３に逆バイアス（負バイアス）電圧を印加しない場合
は、内部抵抗ｒ_sは小さく、ほとんど無視できるので、
ＳＩＴとして動作する。一方制御電極２３に負バイアス
を印加するとｎ^-層２中に空乏層が広がり、チャネル層
が狭まり、ソースからチャネルまでの抵抗が増大し、内
部抵抗ｒ_sが増加し、ＦＥＴ特性を示すようになる。

【００７９】（第２の実施の形態）図６は本発明の第２
の実施の形態に係る半導体集積回路の模式的な断面図で
ある。制御電極のないＳＩＴ構造のものから、４個の制
御電極２１３，２１４を有する本発明の基本スイッチン
グ素子を同一ｐ基板１００上に形成した集積回路例であ
る。

【００８０】図６に示すように、本発明の第２の実施の
形態に係る半導体集積回路は、ｐ基板１００上に、第
１，第２，第３，・・・・・のスイッチング素子が形成され
ている。第１のスイッチング素子は、半導体基板（ｐ基
板）１００上に設けられたｎ⁺埋め込みドレイン領域
（第１の半導体領域）１０１と、第１の半導体領域１０
１の上部に形成された第１の半導体領域１０１よりも低
不純物密度のｎ^-チャネル領域（第２の半導体領域）２
０１と、第２の半導体領域２０１の上部に形成された第
２の半導体領域２０１よりも高不純物密度の第３の半導
体領域（ｎ⁺ソース領域）３０１と、第３の半導体領域
３０１を貫通し、第２の半導体領域２０１の側部に形成
された第１の溝部（Ｕ溝）と、第１の溝部の内部におい
て、第２の半導体領域の側部の両側に形成された第１の
ゲート電極８０１から構成されている。この第１のスイ
ッチング素子は、通常の切り込みゲート型ＳＩＴ構造の
トランジスタである。

【００８１】第２のスイッチング素子は、第１のスイッ
チング素子と同一の半導体基板１００上に設けられた第
４の半導体領域（ｎ⁺埋め込みドレイン領域）１０３
と、第４の半導体領域１０３の上部に形成された第４の
半導体領域１０３よりも低不純物密度の第５の半導体領
域（ｎ^-チャネル領域）２０３と、第５の半導体領域２
０３の上部に形成された第５の半導体領域２０３よりも
高不純物密度の第６の半導体領域（ｎ⁺ソース領域）３
０３と、第６の半導体領域３０３を貫通し、第５の半導
体領域２０３の側部に形成された第２の溝部（Ｕ溝）
と、第２の溝部の内部において、第５の半導体領域２０
３の側部の両側に形成された第２のゲート電極８０３
と、第２の溝部の内部において、第２のゲート電極８０
３とは離間して、第２のゲート電極８０３の上部に形成
された第１制御電極（第１の空乏層幅制御手段）２１２
から構成されている。この第１制御電極２１２は、ｎ^-
チャネル領域２０３の左側に隣接したゲート電極８０３
の上部に、第２絶縁膜１１１を介して配置されると同時
に、ｎ^-チャネル領域２０３の右側に隣接したゲート電
極８０３の上部にも、第２絶縁膜１１１を介して配置さ
れ、第２のスイッチング素子の内部抵抗制御手段を構成
している。この第２のスイッチング素子においては、第
１制御電極（第１の空乏層幅制御手段）２１２により、
第６の半導体領域３０３近傍の第５の半導体領域２０３
中の空乏層幅を制御することにより、内部抵抗を可変と
することができるので、内部抵抗が最小となったときに
はＳＩＴとして動作し、内部抵抗が最大となったときに
はＦＥＴとして動作する。

【００８２】第３のスイッチング素子は、第１及び第２
のスイッチング素子と同一の半導体基板１００上に設け
られた第７の半導体領域（ｎ⁺埋め込みドレイン領域）
１０４と、第７の半導体領域１０４の上部に形成された
第７の半導体領域１０４よりも低不純物密度の第８の半
導体領域（ｎ^-チャネル領域）２０４と、第８の半導体
領域２０４の上部に形成された第８の半導体領域２０４
よりも高不純物密度の第９の半導体領域（ｎ⁺ソース領
域）３０４と、第９の半導体領域３０４を貫通し、第８
の半導体領域２０４の側部に形成された第３の溝部（Ｕ
溝）と、第３の溝部の内部において、第８の半導体領域
２０４の側部の両側に形成された第３のゲート電極８０
４と、第３の溝部の内部において、第３のゲート電極８
０４とは離間して、第３のゲート電極８０４の上部に形
成された第１制御電極（第２の空乏層幅制御手段）２１
３と、第１制御電極２１３とは離間して、第１制御電極
２１３の上部に形成された第２制御電極（第３の空乏層
幅制御手段）２１４とから構成されている。第１制御電
極２１３は、ｎ^-チャネル領域２０４の左側に隣接した
ゲート電極８０４の上部に、第２絶縁膜１１１を介して
配置されている。そして、この第１制御電極２１３の上
部には第３絶縁膜１１２を介して第２制御電極２１４が
配置され、第３のスイッチング素子の内部抵抗制御手段
が構成されている。また、ｎ^-チャネル領域２０４の右
側に隣接したゲート電極８０４の上部にも、第１制御電
極２１３が配置され、第１制御電極２１３の上部には第
３絶縁膜１１２を介して第２制御電極２１４が配置さ
れ、第３のスイッチング素子の内部抵抗制御手段が構成
されている。

【００８３】図６に示す本発明の第２の実施の形態に係
る半導体集積回路は、さらに、半導体基板１００上に設
けられたｎ⁺埋め込みドレイン領域１０２と、ｎ⁺埋め込
みドレイン領域１０２の上部に形成されたｎ⁺埋め込み
ドレイン領域１０２よりも低不純物密度のｎ^-チャネル
領域２０２と、ｎ^-チャネル領域２０２の上部に形成さ
れたｎ^-チャネル領域２０２よりも高不純物密度のｎ⁺ソ
ース領域３０２と、ｎ⁺ソース領域３０２を貫通し、ｎ^-
チャネル領域２０２の側部に形成されたＵ溝と、両側の
Ｕ溝の内部において、ｎ^-チャネル領域２０２の側部の
両側に形成されたゲート電極８０２と、左側のＵ溝の内
部のみにおいて、ゲート電極８０２とは離間して、ゲー
ト電極８０２の上部に形成された第１制御電極２１１と
からなる他のスイッチング素子が形成されている。ｎ^-
チャネル領域２０２の右側に隣接したゲート電極８０２
の上部には、制御電極は形成されず、通常の切り込みゲ
ート型ＳＩＴ構造と同様なゲート構造になっている。

【００８４】ｎ⁺埋め込みドレイン領域１０１，１０
２，１０３，１０４は、それぞれ独立した領域として、
ｐ基板１００上に形成されている。したがって、このｎ
⁺埋め込みドレイン領域１０１，１０２，１０３，１０
４の上に形成されたｎ^-チャネル領域２０１，２０２，
２０３，２０４はそれぞれ互いに電気的に分離されてい
る。それぞれのｎ^-チャネル領域２０１，２０２，２０
３，２０４を挟むようにそれぞれの両側に配置されたＵ
溝の側壁には１０ｎｍ乃至１００ｎｍの薄い酸化膜から
なるゲート絶縁膜４がそれぞれ形成されている。それぞ
れのＵ溝の底部には、５０ｎｍ乃至２μｍの厚い酸化膜
からなる第１絶縁膜５が埋め込まれている。そして、こ
のＵ溝に埋め込まれた第１絶縁膜５の上部にゲート電極
８０１，８０２，８０３，８０４が配置されている。

【００８５】ｎ⁺ソース領域３０１，３０２，３０３，
３０４の上部にはソース電極およびソース電極に接続さ
れるソース配線３１１，３１２，３１３，３１４が配置
されている。第２制御電極２１４の上部には第１層間絶
縁膜１１３が形成され、この第１層間絶縁膜１１３中に
形成されたコンタクトホールを介して制御電極配線２２
３，２２４が配置されている。同様に、第１制御電極２
１１，２１２に対しても第１層間絶縁膜１１３中に形成
されたコンタクトホールを介して制御電極配線２２１，
２２２が配置されている。更に、ゲート電極８０１、８
０２に対しては、第２絶縁膜１１１、第３絶縁膜１１２
及び第１層間絶縁膜１１３を貫通して形成されたコンタ
クトホールを介してゲート配線８１１，８１２が配置さ
れている。ゲート配線８１１，８１２、及び制御電極配
線２２１，２２２，２２３，２２４とソース配線３１
１，３１２，３１３，３１４との間には第２層間絶縁膜
１１４が挿入され互いに電気的に絶縁分離している。ｎ
⁺埋め込みドレイン領域１０４に対しては、第２絶縁膜
１１１、第３絶縁膜１１２、第１層間絶縁膜１１３及び
第２層間絶縁膜１１４を貫通して形成されたコンタクト
ホールを介してドレイン配線３５４が配置されている。
図示を省略しているが、ｎ⁺埋め込みドレイン領域１０
１，１０２，１０３に対しても紙面の奥の方で、第２絶
縁膜１１１、第３絶縁膜１１２、第１層間絶縁膜１１３
及び第２層間絶縁膜１１４を貫通して形成されたコンタ
クトホールを介してそれぞれドレイン配線が配置され、
他のスイッチング素子に接続されている。

【００８６】なお、図６は一方向の断面図のみを示すも
のであるが、四角柱や六角柱等の多角柱、さらには円柱
を形成するように掘り込みを行った場合は、左右だけで
なく、多角柱を構成する各側面に、若しくは円柱の側面
を分割して複数の制御電極を設けることができる。従っ
て、制御電極の数を更に多く設けることにより、より細
かく内部抵抗ｒ_sの制御が可能となる。

【００８７】図６は各スイッチング素子の断面図を模式
的に示したにすぎない。図７は、本発明の第２の実施の
形態に係る半導体集積回路として、エンベッテドアレイ
の平面図を示す。図７に示す本発明の第２の実施の形態
に係るエンベッテドアレイでは、半導体チップ７００の
チップ縁部にはボンディングパッド７０１が設けられ、
その他の領域には、マクロセルとして、ＣＰＵコア７０
２、ＲＡＭ７０３、ＲＡＭバス・インタフェース７０
４、ＰＬＬ７０５、及びＲＯＭ７０６が形成され、加え
て、これらマクロセルの各機能を実現するためのランダ
ムロジック部７０７が形成されている。本発明の第２の
実施の形態においては、高速動作を要求されるＣＰＵコ
ア７０２、ランダムロジック部７０７にはＳＩＴ特性の
スイッチング素子を、比較的低速度で安定な動作を要求
されるＲＡＭ７０３、ＲＯＭ７０６には内部抵抗制御部
９を有したスイッチング素子を用いている。

【００８８】このエンベッテドアレイは、ランダムロジ
ック部のゲート数や、内蔵するマクロセルの種類を決め
た後、直ちにウェーハの製造を開始して図６に示すゲー
ト電極８０１，８０２，８０３，８０４の形成及びその
上の第２絶縁膜１１１形成工程まで製造を進めておき、
マスターチップとして用意しておく。

【００８９】この状態で、論理設計の完成を待ち、論理
シミュレーション及び回路シミュレーション終了後に、
論理シミュレーション及び回路シミュレーションの結果
に応じて、必要な箇所のみに、第１制御電極２１１，２
１２，２１３及び第２制御電極２１４の少なくとも一方
を配置して、内部抵抗制御手段を形成することが出来
る。

【００９０】この結果、ＳＩＴとＦＥＴとを同一半導体
チップ上に混在させたＬＳＩを、セミカスタム手法によ
り迅速に設計・製造し、ユーザの希望する特定用途向け
のデバイスを、短期間に開発できる半導体装置を提供す
ることができる。即ち、高速性、低消費電力性及び安定
性などの特性を回路特性に合わせながら、マスターチッ
プの必要な箇所のみに内部抵抗制御手段を付加すること
により短期間に開発できる。

【００９１】より好ましくは、ゲート電極の上の第２絶
縁膜１１１形成工程まで製造を進めておくのではなく、
さらに、第１制御電極、第３絶縁膜１１２、第２制御電
極、第１層間絶縁膜１１３、及び第２層間絶縁膜１１４
レベルまで完成したマスターチップとして用意しておけ
ばよい。この状態で、論理設計の完成を待ち、論理シミ
ュレーション及び回路シミュレーション終了後に、論理
シミュレーション及び回路シミュレーションの結果に応
じて、必要な第１制御電極若しくは第２制御電極に対し
て選択的に表面金属配線を接続し、特定の素子のみをＦ
ＥＴ若しくはＳＩＴとＦＥＴとの中間型として動作さ
せ、第１制御電極及び第２制御電極に表面金属配線が接
続されなかった素子をＳＩＴとして動作させることが可
能となる。このように、第１及び第２制御電極レベルま
で完成したマスターチップとして用意しておけば、工程
数の増大は更に削減される。

【００９２】例えば、表面金属配線として、特定の素子
の第１制御電極及び第２制御電極に選択的に第１及び第
２の電源配線を接続して一定のバイアス電圧（定電圧）
を印加し、それぞれのゲート電極には、必要な信号配線
を接続して、正弦波若しくはパルス等の信号を印加する
ように構成すればよい。あるいは、ゲート電極に接続さ
れる信号配線とは異なる第１及び第２の制御用信号配線
を特定の第１制御電極及び第２制御電極に選択的に接続
して、特定のタイミングのみにおいて、特定の素子の電
流・電圧特性のみを不飽和型から飽和型、若しくは飽和
型から不飽和型へと遷移させることも可能である。この
ように特定の素子をダイナミカルに動作させれば、多値
論理回路等の高機能な論理回路用の素子として用いるこ
とも可能である。

【００９３】さらに、半導体チップ上のすべての素子に
第１制御電極及び第２制御電極を設けた構造として、第
１制御電極、第３絶縁膜１１２、第２制御電極、第１層
間絶縁膜１１３、及び第２層間絶縁膜１１４レベルまで
完成したマスターチップとして用意しておき、すべての
第１制御電極及び第２制御電極に第１及び第２の電源配
線を接続してもよい。この場合は、特定の第１制御電極
及び第２制御電極に、選択的に特定の電圧を印加して、
特定の素子の電流・電圧特性のみを不飽和型から飽和
型、若しくは飽和型から不飽和型へと遷移させることも
可能である。

【００９４】たとえば、本発明の第２の実施の形態に係
るエンベッテドアレイは以下のようにすれば、学習機能
を持たせることが出来る。

【００９５】（イ）まず、第１制御電極及び第２制御電
極に所定の電圧を印加し、エンベッテドアレイを構成し
ている各トランジスタの内部抵抗を初期の内部抵抗値に
設定する。

【００９６】（ロ）次に、この初期の内部抵抗値によっ
て決まる電流・電圧特性を用いて、エンベッテドアレイ
を試験的に動作させ、その特性を測定評価する。

【００９７】（ハ）そして、この測定評価の結果に基づ
いて、特定のトランジスタの第１制御電極及び第２制御
電極に印加する電圧を変更する。この結果、エンベッテ
ドアレイを構成する少なくとも一部のトランジスタの内
部抵抗は、初期の内部抵抗値とは異なる値に、選択的に
再設定され、その一部のトランジスタの電流・電圧特性
は、不飽和型から飽和型へ、又は、飽和型から不飽和型
へと変化する。

【００９８】（ニ）この再設定された内部抵抗値によっ
て決まる電流・電圧特性を用いて、エンベッテドアレイ
を再び動作させ、先の試験的に動作させ時の特性と比較
評価する。

【００９９】このような手順を繰り返して、エンベッテ
ドアレイとしての総合的な動作特性が最も良くなるま
で、各トランジスタの内部抵抗を変更する。この結果、
学習の結果として、最もよい総合的な動作特性が得られ
ることになる。

【０１００】また、本発明の第２の実施の形態におい
て、第２制御電極は省略可能である。従って、第２制御
電極のない構造を、マスターチップとして用意しておい
てもよい。すなわち、第１制御電極、第１層間絶縁膜１
１３、及び第２層間絶縁膜１１４レベルまで完成したマ
スターチップとして用意してき、論理シミュレーション
及び回路シミュレーション終了後に、必要な第１制御電
極に対して選択的に表面金属配線を接続し、特定の素子
のみをＦＥＴ若しくはＳＩＴとＦＥＴとの中間型として
動作させ、他をＳＩＴとして動作させるようにしてもよ
い。いずれにしても、このように、同一構造の内部抵抗
制御手段を有したマスターチップとして用意しておき、
表面金属配線のレイアウトでそれぞれの素子の電流・電
圧特性を選択するようにすれば、工程数の増大を伴うこ
となく簡単に複雑な機能を有したＬＳＩが短期間に製造
できる。

【０１０１】さらに、若干構造は複雑になるが、第２制
御電極の上に、第３制御電極や第４制御電極を構成した
構造を、マスターチップとして用意しておいてもよい。
同様に、表面金属配線のレイアウトの変更のみで、それ
ぞれの素子の電流・電圧特性を選択し制御できる。

【０１０２】なお、図６では、ｎ⁺埋め込みドレイン領
域１０１，１０２，１０３，１０４は、それぞれ独立し
た領域として、ｐ基板１００上に形成されているが、こ
れは一例であるということに留意すべきである。これら
のｎ⁺埋め込みドレイン領域１０１，１０２，１０３，
１０４の一部またはすべてを共通領域として、ｐ基板１
００上に形成して、電源電位や所定の信号を与えること
も可能である。また、記憶回路やイメージセンサのよう
なマトリクスを構成した回路において、各行、若しくは
各列に対して共通領域としてｎ⁺埋め込みドレイン領域
を構成し、これを埋め込みビット線として用いることも
可能である。また、回路仕様によっては、ｐ基板１００
の代わりにｎ⁺基板を用いて、このｎ⁺基板を各スイッチ
ング素子に共通のドレイン領域とすることも可能であ
る。

【０１０３】（その他の実施の形態）上記のように、本
発明は第１及び第２の実施の形態によって記載したが、
この開示の一部をなす論述及び図面はこの発明を限定す
るものであると理解すべきではない。この開示から当業
者には様々な代替実施の形態、実施例及び運用技術が明
らかとなろう。

【０１０４】上述した第１及び第２の実施の形態におい
ては、縦形構造の半導体装置を用いたが、図８に示すよ
うな横形でも勿論差し支えない。図８は、基板（支持基
板）９０１，埋め込み絶縁膜９０２及びｎ^-チャネル領
域２からなるＳＯＩ構造に個別半導体装置（スイッチン
グ素子）を形成した場合である。ＳＯＩ膜となるｎ^-チ
ャネル領域２にｎ⁺ソース領域３及びｎ⁺ドレイン領域１
を形成し、ｎ⁺ソース領域３とｎ⁺ドレイン領域１の間に
位置するｎ^-チャネル領域２の上部にゲート絶縁膜４が
形成されている。そして、ゲート絶縁膜４の上部にはゲ
ート電極８、第１制御電極２１及び第２制御電極２２が
配置されている。ｎ⁺ドレイン領域１にはドレイン電極
６が、ｎ⁺ソース領域３にはソース電極７が接続されて
いる。図２の縦型構造と同様に、第１及び第２制御電極
２１，２２にバイアス電圧を印加しない場合は、内部抵
抗ｒ_sは小さく、ＳＩＴとして動作する。一方、第１及
び第２制御電極２１，２２にバイアス電圧を印加すると
第１及び第２制御電極に隣接したｎ^-層２中に空乏層が
広がり、ソースからチャネルまでの抵抗が増大し、内部
抵抗ｒ_sが増加し、ＦＥＴ特性を示すようになる。

【０１０５】さらに図９に示すようにｎ^-チャネル領域
２の両側にＵ溝を形成して、このＵ溝の側壁にゲート絶
縁膜４を形成した横型のスイッチング素子としても良
い。図９においては、Ｓｉ基板の表面に離間して、ｎ⁺
ソース領域３及びｎ⁺ドレイン領域１が形成され、この
ｎ⁺ソース領域３とｎ⁺ドレイン領域１の間をｎ^-チャネ
ル領域２とするようにＵ溝が形成されている。Ｕ溝は、
ｎ^-チャネル領域２の側壁方向と直交する方向にも形成
され、周囲を取り囲み、隣接する他の横型のスイッチン
グ素子（図示省略）と電気的に分離されている。図９に
示す横型のスイッチング素子は、図８と同様な、支持基
板，埋め込み絶縁膜及びＳＯＩ膜（Ｓｉ領域）からなる
ＳＯＩ構造を用い、そのＳＯＩ膜（Ｓｉ領域）の一部
を、ｎ^-チャネル領域とすればよい。ｎ^-チャネル領域２
に隣接したＵ溝側壁のゲート絶縁膜４の上部には、ｎ^-
チャネル領域２を挟むようにゲート電極８、第１制御電
極２１及び第２制御電極２２がペアで配置されている。
図９においては主電流は基板の主表面と平行方向に走行
する点で図２とは異なるが、基本的には図２に示した、
縦形構造のスイッチング素子と同様な動作をする。すな
わち、第１及び第２制御電極２１，２２にバイアス電圧
を印加しない場合は、内部抵抗ｒ_sは小さく、ＳＩＴと
して動作し、第１及び第２制御電極２１，２２にバイア
ス電圧を印加すると内部抵抗ｒ_sが増加し、ＦＥＴ特性
を示すようになる。

【０１０６】しかし、図８や図９に示すような横形のス
イッチング素子は、平面のリソグラフィー技術による微
細加工（半導体表面での横方向の寸法精度）の限界を有
している。周知のように、厚さ方向の寸法精度は、横方
向の寸法精度より一桁以上も優れている。特に分子層エ
ピタキシー（ＭＬＥ）技術を用いれば、単分子層単位の
厚さの制御が可能である。本発明は、ソース・ゲート間
に、第１，第２制御電極２１，２２を配置する微細加工
が必要であるので、図２，図４−６に示すような縦形構
造のスイッチング素子とした方が製造が容易である。ま
た、理想型ＳＩＴ等の超高速度の半導体装置の作製が容
易である点からも、縦形構造のスイッチング素子が望ま
しい。更に、３次元的に集積化できる縦形構造のスイッ
チング素子を基礎とすることにより、より高集積密度の
半導体集積回路が実現できることは容易に理解できるで
あろう。この点からも、縦形構造のスイッチング素子が
望ましい。

【０１０７】本発明の第１及び第２の実施の形態におい
ては、半導体装置のドレイン・ソース間構造として、ｎ
⁺／ｎ^-／ｎ⁺構造を示したが、ＳＩＴ特性を実現できる
構造、例えば、ｎ⁺／ｎ／ｐ^-／ｎ⁺、ｎ⁺／ｉ／ｎ⁺構
造、あるいはｎ⁺／ｉ／ｐ⁺／ｉ／ｎ⁺層構造等でも良い
ことは、勿論である。あるいはこれらの導電型をすべて
逆にしたｐチャネル素子としても良い。さらに、ｎチャ
ネル素子とｐチャネル素子からなる相補型の素子で回路
を構成しても良い。いずれにしても、ゲートバイアス電
圧及びドレインバイアス電圧で定まる２次元ポテンシャ
ルの鞍部点（サドルポイント）により、ソース領域とド
レイン領域間の主電流通路に電位障壁が形成されるよう
な構造であれば勿論よい。また、チャネル領域の不純物
密度は一定である必要はない。例えば、ソース領域から
電位障壁までの不純物密度を、電位障壁からドレイン領
域までのドリフト領域となるチャネル領域の不純物密度
よりも高くすることも有効である。こうすれば、ＳＩＴ
動作時には、よりオン抵抗を低くし、かつ高速動作を可
能にすることができる。そして、ＦＥＴ動作時にはゲー
トバイアスとは異なる電位を制御電極に印加して、ソー
ス領域近傍の空乏層幅を自由に制御出来る。

【０１０８】また、Ｓｉ以外の半導体、例えばＧｅ等の
元素半導体、あるいはＧａＡｓ等の化合物半導体でも同
様の効果が得られるのも勿論である。

【０１０９】さらに絶縁ゲート型と接合ゲート型につい
て説明したがショットキー・ゲート型のゲート構造でも
かまわない。さらに高電子移動度トランジスタ（ＨＥＭ
Ｔ）やこれに類似のヘテロ接合を用いたゲート構造を有
するスイッチング素子でもかまわない。

【０１１０】本発明の第２の実施の形態においてはモノ
リシックＩＣについて説明したが、本発明はモノリシッ
クＩＣに限られるものではない。たとえば、図１０に示
すようなマルチ・チップ・モジュール（ＭＣＭ）やハイ
ブリッドＩＣでも同様である。

【０１１１】図１０に示すＭＣＭは、セラミック基板６
２の上に、第１，第２，第３，・・・・・の半導体チップ５
１，５２，５３，・・・・・がフリップチップとして搭載さ
れている。第１，第２，第３，・・・・・の半導体チップ５
１，５２，５３，・・・・・における各トランジスタは、そ
れぞれ内部抵抗制御手段を有している。そして、この内
部抵抗制御手段によりそれぞれの内部抵抗を可変とする
ことにより、第１，第２，第３，・・・・・の半導体チップ
５１，５２，５３，・・・・・上のそれぞれのトランジスタ
（擬ＳＩＴ）の電流・電圧特性を不飽和型から飽和型
へ、又は、飽和型から不飽和型へと自由に特性を変化さ
せることができる。

【０１１２】さらに、図１０に示した１次／２次実装体
に留まらず、さらに、図１１に示すような、１次／２次
実装体（パッケージ）７１をプリント基板等のマザーボ
ード７２に実装した３次実装体でもよい。さらに、この
マザーボードを複数個架枠に実装した４次実装体や、４
次実装体を他の電源や操作盤あるいはディスプレイパネ
ルと共に筐体に実装し５次実装体でも良い。本発明は、
こららの半導体実装体の複数からなる、コンピュータシ
ステムやマルチメディア機器等の電子機器にも適用でき
ることは、上記の説明から容易に理解できるであろう。

【０１１３】例えば、第１及び第２の半導体実装体から
なる電子機器を考えてみる。この電子機器の第１の半導
体実装体を構成している第１のトランジスタ（第１の擬
ＳＩＴ）の電流・電圧特性は、第１の半導体実装体の仕
様や機能に適合すべく所望の電流・電圧特性に自由に選
ぶことが出来る。そして、第２の半導体実装体を構成し
ている第２のトランジスタ（第２の擬ＳＩＴ）の電流・
電圧特性も、第２の半導体実装体の仕様や機能に適合す
べく所望の特性に自由に変化させることができる。この
ため、例えば、高速の信号処理回路、中程度の速度の信
号処理回路、及び比較的低速の信号処理回路等を搭載し
た種々の仕様の複数の半導体実装体のそれぞれの動作特
性を制御し、最適化できる。また、本発明によれば、こ
れらの最適な電流・電圧特性を設定するために、試行錯
誤を繰り返し、電子機器のシステム全体としての特性の
改善のための動作条件の学習が可能となる。

【０１１４】このように、本発明はここでは記載してい
ない様々な実施の形態等を包含するということを理解す
べきである。したがって、本発明はこの開示から妥当な
特許請求の範囲の発明特定事項によってのみ限定される
ものである。

【０１１５】

【発明の効果】本発明によれば、不飽和型から飽和型の
トランジスタ特性を自由に制御でき、論理回路や記憶回
路の特性を簡単に制御でき、回路システムの設計の容易
な半導体集積回路等の半導体装置及びこれを用いた電子
機器を提供することができる。

【０１１６】本発明によれば高速性、低消費電力性及び
安定性などの動作特性を簡単に制御できる設計自由度の
大きな半導体装置及びこれを用いた電子機器を提供する
ことができる。

【０１１７】本発明によれば、複雑な製造プロセスを用
いることなく多様な論理体系の論理回路を含む半導体集
積回路を簡単に設計・製造できる半導体装置及びこれを
用いた電子機器を提供することができる。

【０１１８】本発明によれば、ＳＩＴとＦＥＴとを同一
半導体チップ上に混在させたＬＳＩを、セミカスタム手
法により迅速に設計・製造し、ユーザの希望する特定用
途向けのデバイスを、短期間に開発できる半導体装置及
びこれを用いた電子機器を提供することができる。

【０１１９】本発明によれば、特定用途向けの高性能・
多機能デバイスを、高速性、低消費電力性及び安定性な
どの種々の特性をユーザの希望に合わせながら、短期間
に開発できる半導体装置及びこれを用いた電子機器を提
供することができる。

【０１２０】本発明によれば、半導体装置を構成してい
るスイッチング素子の電流・電圧特性を、ＳＩＴ特性か
らＦＥＴ特性へ、若しくはＦＥＴ特性からＳＩＴ特性へ
自由に変更し、設計論が未熟若しくは未開発な回路であ
っても、簡単に製造可能で、その動作特性を確認し、改
善できる半導体装置及びこれを用いた電子機器を提供す
ることができる。

【０１２１】本発明によれば、「学習」により各スイッ
チング素子の電流・電圧特性を最適化できる機能を有し
た半導体装置及びこれを用いた電子機器を提供すること
ができる。

【０１２２】本発明によれば、半導体集積回路等を構成
しているスイッチング素子の電流・電圧特性を自由に変
更し、最も動作特性が良くなる電流・電圧特性に設定す
ることの出来る半導体装置及びこれを用いた電子機器の
動作方法を提供することができる。

【０１２３】本発明によれば、使用環境や演算対象の内
容が変更になった場合に電流・電圧特性を、変更するこ
とにより、動作特性の改善をすることの可能な半導体装
置及びこれを用いた電子機器の動作方法をを提供するこ
とができる。

【０１２４】本発明によれば、各スイッチング素子の電
流・電圧特性を最適化するための学習機能を実現できる
半導体装置及びこれを用いた電子機器の動作方法を提供
することができる。

【図面の簡単な説明】

【図１】本発明による半導体装置の等価回路を示す図で
ある。

【図２】本発明の第１の実施の形態に係る個別半導体装
置の模式的な断面図である。

【図３】本発明による半導体装置により得られるトラン
ジスタ特性の図である。

【図４】本発明の第１の実施の形態の第１の変形例に係
る個別半導体装置の模式的な断面図である。

【図５】本発明の第１の実施の形態の第２の変形例に係
る個別半導体装置の模式的な断面図である。

【図６】本発明の第２の実施の形態に係る半導体集積回
路を示す模式的な断面図である。

【図７】本発明の第２の実施の形態に係る半導体集積回
路の平面図である。

【図８】本発明の他の実施の形態に係る個別半導体装置
の模式的な断面図である。

【図９】本発明のさらに他の実施の形態に係る個別半導
体装置の模式的な鳥瞰図である。

【図１０】本発明のさらに他の実施の形態に係るマルチ
・チップ・モジュール（ＭＣＭ）の模式的な鳥瞰図であ
る。

【図１１】本発明のさらに他の実施の形態に係る半導体
実装体の模式的な鳥瞰図である。

【図１２】従来の静電誘導トランジスタ（ＳＩＴ）、及
び電界効果トランジスタ（ＦＥＴ）の構造を示す図であ
る。

【図１３】従来の静電誘導トランジスタ（ＳＩＴ）、及
び電界効果トランジスタ（ＦＥＴ）の特性を示す図であ
る。

【符号の説明】

１ ｎ⁺ドレイン領域 ２，２０１，２０２，２０３，２０４ ｎ^-チャネル領
域 ３，３０１，３０２，３０３，３０４ ｎ⁺ソース領域 ４ ゲート絶縁膜 ５ 第１絶縁膜 ６ ドレイン電極 ７ ソース電極 ８，８０１，８０２，８０３，８０４ ゲート電極 ９ 内部抵抗制御手段 １１，１１１ 第２絶縁膜 １２，１１２ 第３絶縁膜 １３ フィールド絶縁膜 ２１，２１１，２１２，２１３ 第１制御電極 ２２，２１４ 第２制御電極 ２３ 制御電極 ３１ 空乏層 ５１ 第１の半導体チップ ５２ 第２の半導体チップ ５３ 第３の半導体チップ ６１ セラミックカバー ６２ セラミック基板 ７１ パッケージ ７２ マザーボード ８１ ｐ⁺ゲート領域 ８２ ｐ⁺制御領域 １０１，１０２，１０３，１０４ ｎ⁺埋め込みドレイ
ン領域 １１３ 第１層間絶縁膜 １１４ 第２層間絶縁膜 ２２１，２２２，２２３，２２４ 制御電極配線 ３１１，３１２，３１３，３１４ ソース配線 ３５４ ドレイン配線 ７００ 半導体チップ ７０１ ボンディングパッド ７０２ ＣＰＵコア ７０３ ＲＡＭ ７０４ ＲＡＭバス・インタフェース ７０５ ＰＬＬ ７０６ ＲＯＭ ７０７ ランダムロジック部 ８１１，８１２ ゲート配線 ９０１ 基板（支持基板） ９０２ 埋め込み絶縁膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松本 史夫 東京都港区芝２−31−19 通信・放送機構 内 Ｆターム(参考） 5F102 FA09 FB01 GA01 GA13 GA17 GB01 GB04 GC01 GC05 GC09 GD01 GD04 GD10 GJ02 GJ03 GJ05 GJ10 GL03 GQ01 HC01 HC07 HC11 HC15

Claims (18)

【特許請求の範囲】
1. 【請求項１】 ソース領域、ドレイン領域、ゲート電極
   及び内部抵抗制御手段を少なくとも具備し、前記内部抵
   抗制御手段により内部抵抗を可変とし、該内部抵抗が最
   小となったときに静電誘導トランジスタとして動作する
   ように構成したことを特徴とする半導体装置。
2. 【請求項２】 静電誘導トランジスタと、 ソース領域、ドレイン領域、ゲート電極及び内部抵抗制
   御手段を少なくとも具備し、前記内部抵抗制御手段によ
   り内部抵抗を可変とし、該内部抵抗が最小となったとき
   に静電誘導トランジスタとして動作するように構成した
   トランジスタとを同一半導体基板上に集積化したことを
   特徴とする半導体装置。
3. 【請求項３】 ソース領域、ドレイン領域、ゲート電極
   及び内部抵抗制御手段を少なくとも具備し、前記内部抵
   抗制御手段により内部抵抗を可変とし、該内部抵抗が最
   小となったときに静電誘導トランジスタとして動作する
   ように構成したトランジスタを同一半導体基板上に複数
   個配置した半導体集積回路であって、一部のトランジス
   タの内部抵抗を他のトランジスタの内部抵抗とは異なる
   値に設定したことを特徴とする半導体装置。
4. 【請求項４】 前記内部抵抗は、前記ソース領域から前
   記静電誘導トランジスタの主電流を制御する電位障壁ま
   での抵抗であることを特徴とする請求項１乃至３のいず
   れか１項記載の半導体装置。
5. 【請求項５】 前記内部抵抗制御手段は、前記ソース領
   域近傍の空乏層幅を前記電位障壁の高さとは独立に制御
   することを特徴とする請求項１乃至４のいずれか１項記
   載の半導体装置。
6. 【請求項６】 前記内部抵抗制御手段は、前記ソース領
   域と前記ゲート電極との間に設けられた、前記ゲート電
   極とは独立した制御電極を少なくとも有することを特徴
   とする請求項１乃至５のいずれか１項記載の半導体装
   置。
7. 【請求項７】 前記内部抵抗制御手段は、前記ソース領
   域と前記ゲート電極との間に設けられた、前記ゲート電
   極とは独立した複数の制御電極を少なくとも有すること
   を特徴とする請求項１乃至５のいずれか１項記載の半導
   体装置。
8. 【請求項８】 静電誘導トランジスタと、 第１のソース領域、第１のドレイン領域、第１のゲート
   電極及び第１の内部抵抗制御手段を少なくとも具備し、
   前記第１の内部抵抗制御手段により第１の内部抵抗を可
   変とし、前記第１の内部抵抗が最小となったときに静電
   誘導トランジスタとして動作するように構成した第１の
   トランジスタと、 第２のソース領域、第２のドレイン領域、第２のゲート
   電極及び第２の内部抵抗制御手段を少なくとも具備し、
   前記第２の内部抵抗制御手段により第２の内部抵抗を可
   変とし、前記第２の内部抵抗が最小となったときに静電
   誘導トランジスタとして動作するように構成した第２の
   トランジスタとを同一半導体基板上に集積化したことを
   特徴とする半導体装置。
9. 【請求項９】 前記第１の内部抵抗制御手段は、前記第
   １のソース領域と前記第１のゲート電極との間に設けら
   れた、前記第１のゲート電極とは独立した第１の空乏層
   幅制御手段を少なくとも有し、前記第２の内部抵抗制御
   手段は、前記第２のソース領域と前記第２のゲート電極
   との間に設けられた、前記第２のゲート電極とは独立し
   た第２及び第３の空乏層幅制御手段を少なくとも有する
   ことを特徴とする請求項８記載の半導体装置。
10. 【請求項１０】 ドレイン領域となる第１の半導体領域
    と、 前記第１の半導体領域の上部に形成されたチャネル領域
    となる、前記第１の半導体領域よりも低不純物密度の第
    ２の半導体領域と、 前記第２の半導体領域の上部に形成されたソース領域と
    なる、前記第２の半導体領域よりも高不純物密度の第３
    の半導体領域と、 前記第３の半導体領域を貫通し、前記第２の半導体領域
    の側部に形成された溝部と、 前記溝部の内部において、前記第２の半導体領域の側部
    に形成されたゲート電極と、 前記溝部の内部において、前記ゲート電極とは離間し
    て、前記ゲート電極の上部に形成された制御電極とを少
    なくとも備え、前記制御電極により、前記第３の半導体
    領域近傍の前記第２の半導体領域中の空乏層幅を制御す
    ることを特徴とする半導体装置。
11. 【請求項１１】 ドレイン領域となる第１の半導体領域
    と、 前記第１の半導体領域の上部に形成されたチャネル領域
    となる、前記第１の半導体領域よりも低不純物密度の第
    ２の半導体領域と、 前記第２の半導体領域の上部に形成されたソース領域と
    なる、前記第２の半導体領域よりも高不純物密度の第３
    の半導体領域と、 前記第３の半導体領域を貫通し、前記第２の半導体領域
    の側部に形成された溝部と、 前記溝部の内部において、前記第２の半導体領域の側部
    に形成されたゲート電極と、 前記溝部の内部において、前記ゲート電極とは離間し
    て、前記前記ゲート電極の上部に形成された制御電極と
    を少なくとも備えたスイッチング素子を同一半導体基板
    上に複数個配置し、 特定のスイッチング素子の前記制御電極にのみに選択的
    に表面配線を接続し、該特定のスイッチング素子の前記
    第３の半導体領域近傍の前記第２の半導体領域中の空乏
    層幅のみを選択的に制御することを特徴とする半導体装
    置。
12. 【請求項１２】 半導体基板上に設けられた第１の半導
    体領域と、前記第１の半導体領域の上部に形成された前
    記第１の半導体領域よりも低不純物密度の第２の半導体
    領域と、前記第２の半導体領域の上部に形成された前記
    第２の半導体領域よりも高不純物密度の第３の半導体領
    域と、前記第３の半導体領域を貫通し、前記第２の半導
    体領域の側部に形成された第１の溝部と、前記第１の溝
    部の内部において、前記第２の半導体領域の側部に形成
    された第１のゲート電極からなる第１のスイッチング素
    子と、 前記半導体基板上に設けられた第４の半導体領域と、前
    記第４の半導体領域の上部に形成された前記第４の半導
    体領域よりも低不純物密度の第５の半導体領域と、前記
    第５の半導体領域の上部に形成された前記第５の半導体
    領域よりも高不純物密度の第６の半導体領域と、前記第
    ６の半導体領域を貫通し、前記第５の半導体領域の側部
    に形成された第２の溝部と、前記第２の溝部の内部にお
    いて、前記第５の半導体領域の側部に形成された第２の
    ゲート電極と、前記第２の溝部の内部において、前記第
    ２のゲート電極とは離間して、前記第２のゲート電極の
    上部に形成された第１の空乏層幅制御手段からなる第２
    のスイッチング素子とを少なくとも備え、前記第１の空
    乏層幅制御手段により、前記第６の半導体領域近傍の前
    記第５の半導体領域中の空乏層幅を制御することを特徴
    とする半導体装置。
13. 【請求項１３】 前記半導体基板上に設けられた第７の
    半導体領域と、前記第７の半導体領域の上部に形成され
    た前記第７の半導体領域よりも低不純物密度の第８の半
    導体領域と、前記第８の半導体領域の上部に形成された
    前記第８の半導体領域よりも高不純物密度の第９の半導
    体領域と、前記第９の半導体領域を貫通し、前記第８の
    半導体領域の側部に形成された第３の溝部と、前記第３
    の溝部の内部において、前記第８の半導体領域の側部に
    形成された第３のゲート電極と、前記第３の溝部の内部
    において、前記第３のゲート電極とは離間して、前記第
    ３のゲート電極の上部に形成された第２の空乏層幅制御
    手段と、前記第２の空乏層幅制御手段とは離間して、前
    記第２の空乏層幅制御手段の上部に形成された第３の空
    乏層幅制御手段とからなる第３のスイッチング素子を更
    に備え、 前記第２及び第３の空乏層幅制御手段により、前記第９
    の半導体領域近傍の前記第８の半導体領域中の空乏層幅
    を制御することを特徴とする請求項１２記載の半導体装
    置。
14. 【請求項１４】 第１の半導体基板上に配置された、第
    １のソース領域、第１のドレイン領域、第１のゲート電
    極及び第１の内部抵抗制御手段を少なくとも具備し、前
    記第１の内部抵抗制御手段により第１の内部抵抗を可変
    とし、前記第１の内部抵抗が最小となったときに静電誘
    導トランジスタとして動作するように構成した第１のト
    ランジスタからなる第１の半導体集積回路と、 第２の半導体基板上に配置された、第２のソース領域、
    第２のドレイン領域、第２のゲート電極及び第２の内部
    抵抗制御手段を少なくとも具備し、前記第２の内部抵抗
    制御手段により第２の内部抵抗を可変とし、前記第２の
    内部抵抗が最小となったときに静電誘導トランジスタと
    して動作するように構成した第２のトランジスタからな
    る第２の半導体集積回路とを同一基板上に配置し、前記
    第１及び第２の内部抵抗を互いに異なるように設定した
    ことを特徴とする半導体装置。
15. 【請求項１５】 第１の半導体基板上に配置された、第
    １のソース領域、第１のドレイン領域、第１のゲート電
    極及び第１の内部抵抗制御手段を少なくとも具備し、前
    記第１の内部抵抗制御手段により第１の内部抵抗を可変
    とし、前記第１の内部抵抗が最小となったときに静電誘
    導トランジスタとして動作するように構成した第１のト
    ランジスタからなる第１の半導体集積回路を含む第１の
    半導体実装体と、 第２の半導体基板上に配置された、第２のソース領域、
    第２のドレイン領域、第２のゲート電極及び第２の内部
    抵抗制御手段を少なくとも具備し、前記第２の内部抵抗
    制御手段により第２の内部抵抗を可変とし、前記第２の
    内部抵抗が最小となったときに静電誘導トランジスタと
    して動作するように構成した第２のトランジスタからな
    る第２の半導体集積回路を含む第２の半導体実装体とを
    少なくとも具備し、前記第１及び第２の内部抵抗を互い
    に異なるように設定したことを特徴とする電子機器。
16. 【請求項１６】 ソース領域、ドレイン領域、ゲート電
    極及び内部抵抗制御手段を少なくとも具備し、前記内部
    抵抗制御手段により内部抵抗を可変とし、該内部抵抗が
    最小となったときに静電誘導トランジスタとして動作す
    るように構成したトランジスタを同一半導体基板上に複
    数個配置した半導体集積回路を用意するステップと、 前記内部抵抗を初期の内部抵抗値に設定するステップ
    と、 該初期の内部抵抗値を用いて、前記半導体集積回路を試
    験的に動作させその特性を測定評価するステップと、 該測定評価の結果に基づいて前記半導体集積回路を構成
    する少なくとも一部のトランジスタの内部抵抗を前記初
    期の内部抵抗値とは異なる値に設定するステップとを少
    なくとも有する半導体装置の動作方法。
17. 【請求項１７】 第１の半導体基板上に配置された、第
    １のソース領域、第１のドレイン領域、第１のゲート電
    極及び第１の内部抵抗制御手段を少なくとも具備し、前
    記第１の内部抵抗制御手段により第１の内部抵抗を可変
    とし、前記第１の内部抵抗が最小となったときに静電誘
    導トランジスタとして動作するように構成した第１のト
    ランジスタからなる第１の半導体集積回路と、第２の半
    導体基板上に配置された、第２のソース領域、第２のド
    レイン領域、第２のゲート電極及び第２の内部抵抗制御
    手段を少なくとも具備し、前記第２の内部抵抗制御手段
    により第２の内部抵抗を可変とし、前記第２の内部抵抗
    が最小となったときに静電誘導トランジスタとして動作
    するように構成した第２のトランジスタからなる第２の
    半導体集積回路とを同一基板上に配置した半導体装置を
    用意するステップと、 前記第１及び第２の内部抵抗を初期の内部抵抗値に設定
    するステップと、 該初期の内部抵抗値を用いて、前記半導体装置を試験的
    に動作させその特性を測定評価するステップと、 該測定評価の結果に基づいて前記第１及び第２の内部抵
    抗の少なくとも一部の内部抵抗を前記初期の内部抵抗値
    とは異なる値に設定するステップとを少なくとも有する
    半導体装置の動作方法。
18. 【請求項１８】 第１の半導体基板上に配置された、第
    １のソース領域、第１のドレイン領域、第１のゲート電
    極及び第１の内部抵抗制御手段を少なくとも具備し、前
    記第１の内部抵抗制御手段により第１の内部抵抗を可変
    とし、前記第１の内部抵抗が最小となったときに静電誘
    導トランジスタとして動作するように構成した第１のト
    ランジスタからなる第１の半導体集積回路を含む第１の
    半導体実装体と、第２の半導体基板上に配置された、第
    ２のソース領域、第２のドレイン領域、第２のゲート電
    極及び第２の内部抵抗制御手段を少なくとも具備し、前
    記第２の内部抵抗制御手段により第２の内部抵抗を可変
    とし、前記第２の内部抵抗が最小となったときに静電誘
    導トランジスタとして動作するように構成した第２のト
    ランジスタからなる第２の半導体集積回路を含む第２の
    半導体実装体とを少なくとも具備した電子機器を用意す
    るステップと、 前記第１及び第２の内部抵抗を初期の内部抵抗値に設定
    するステップと、 該初期の内部抵抗値を用いて、前記電子機器を試験的に
    動作させその特性を測定評価するステップと、 該測定評価の結果に基づいて前記第１及び第２の内部抵
    抗の少なくとも一部の内部抵抗を前記初期の内部抵抗値
    とは異なる値に設定するステップとを少なくとも有する
    電子機器の動作方法。