TWI446535B - 用於改善電晶體至電晶體應力均勻度之技術 - Google Patents
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Description
本發明大體上關於製造積體電路之技術，且更特別地是藉由改善單一電晶體或一電晶體陣列中之線性應力均勻度來改善載子移動性之均勻度。
積體電路(ICs)通常包含金屬氧化物半導體(“MOS”)場效電晶體(“FETs”)以實現電路功能。金屬氧化物半導體場效電晶體大體上具有由一閘極氧化物或其它絕緣材料薄層來將之與一在該半導體內之通道區域隔開之一閘極。電流根據該閘極偏壓及例如載子移動性之其它因素而流過汲極/源極區域間之通道。
已發現到載子移動性會受到該通道區域內沿著該積體電路基板或晶片主平面之線性應力所影響。一金屬氧化物半導體電晶體內之載子移動性對電力消耗及切換的執行效率具有顯著影響。改善載子移動性可改善一金屬氧化物半導體電晶體之切換速度及該電晶體之其它特性曲線。對於N型金屬氧化物半導體電晶體而言，該通道材料內之張力改善載子移動性，而對於P型金屬氧化物半導體電晶體而言，壓縮力改善載子移動性。改善通道移動性之機制為在該金屬氧化物半導體場效電晶體上形成一應力感應層以沿著該晶圓平面，也就是沿著該金屬氧化物半導體場效電晶體之通道施加張力或壓縮力。
對製造於一積體電路內之許多電路應用提供一致的電晶體特性曲線係可期待的。例如，可在某例子中期待提供具有實質上相同的速度或電流的匹配電晶體。在其它例子中，可期待模型的電晶體執行效率與實際的電晶體執行效率相當。傳統應力感應技術常常產生不均勻或不均等的通道應力，因而產生不均等執行效率或實際執行效率與模型執行效率不同的結果。
一種積體電路具有一內含一主動閘極結構之電晶體，該主動閘極結構覆蓋在一形成於一半導體基板內之主動擴散區上方。一偽閘極結構形成於一擴散區上方並與該主動閘結構分隔一選取距離。一覆蓋在該電晶體陣列上方之應力層產生該電晶體之通道區域中之應力。
圖1A係根據一實施例之一積體電路內之一電晶體陣列100之平面圖。該電晶體陣列100具有四主動閘極結構102、104、106、108，及一偽閘極結構110。既然接觸窗係習知技術，為了清楚說明起見，至該些閘極結構及該偽閘極結構之接觸窗被省略。在一實施例中，該些主動閘極結構及偽閘極結構係由多晶矽(“多晶矽閘極”)所製造。在另一實施例中，該些閘極結構係金屬閘極，使用於例如高介電係數之介電金屬閘極(“HKMG”)裝置中。
在一特定實施例中，該些閘極結構係多晶矽(“poly”)金屬、或如積體電路製造技術中所熟知之矽化物條帶。該四個主動閘極結構覆蓋在一擴散區112上方，並提供四個電晶體該些閘極電極。該些電晶體全部是N型金屬氧化物半導體場效電晶體，或替代性地全部是P型金屬氧化物半導體場效電晶體。一應力層(根據場效電晶體類型來看，不是張力層就是壓縮力層，同時也稱之為襯墊層)覆蓋在該電晶體陣列上方並加強相關通道區域內的載子移動性。
源極/汲極接觸窗114、116係示於每一個主動閘極結構的每一側，並提供該些電晶體該些源極/汲極電極。熟知此項技術之人士理解到一電晶體電極是當做一特定電晶體之汲極還是源極來操作，是依據該些電極彼此間如何電性連接而定。基於方便討論之目的，這些接觸窗及區域會被稱之為源極/汲極(“S/D”)。
該閘極結構110被電性連接以使其失去作用，因其並不執行任何電子功能，而只提供對稱性以使得自該鄰接閘極結構108所見之應力基本上在兩側上係均等的。若該偽閘極結構110被省略，該應力層(見圖1B)至該閘極結構108右邊之長度會大於該應力層至該閘極結構106右邊之長度。這個會引起閘極結構108之相關通道應力大於閘極結構106之相關通道應力之結果，而操作於該陣列內之電晶體間時產生不均等載子移動性及差值。該偽閘極結構改善閘極結構108之相關電晶體與閘極結構106之相關電晶體間之匹配執行效率特性曲線。
一場上偽多晶矽條帶118內含於該電晶體陣列100之對立側處以提供改善的應力對稱性給閘極結構102之相關電晶體。該場上偽條帶118係製造在該場氧化物上，不在該主動區上方，且場上偽條帶被使用於傳統積體電路中，通常位於主動擴散區之間；然而，積體電路設計佈局通常排除一主動擴散區兩側上的場上偽條帶。一實施例在一電晶體陣列一側上使用一場上偽條帶，並在一電晶體陣列對立側上之該主動擴散區上方使用一偽閘極結構以匹配該電晶體陣列內部該些電晶體間之應力，並藉此操作特性曲線。
該偽閘極結構110與該主動擴散區被一閘極介電薄層111所隔開。該偽閘極結構110被偏壓至與該偽閘極結構一側上之接觸窗114相同，也與該偽閘極結構另一側上之接觸窗120相同之電壓V(例如，地面電位或電壓電位VCC
)，以極小化在該偽閘極結構下之漏電流。在一替代性實施例中，該末端接觸窗120及該偽閘極結構110係在相同電壓下，而該中間接觸窗114係在不同電壓下。該場上偽條帶118典型地係無漂移的，因其未跨越一主動區之故。
圖1B係圖1A中沿著A-A切線所截取之電晶體陣列100之側面圖。該些閘極結構102、104、106、108覆蓋在形成於一相反載子類型之半導體基板126內之主動區(擴散)112上方。例如，該半導體基板(本體)126係P型矽，並對該擴散區112進行處理(例如，進行離子植入)以形成N型矽。
一應力層130覆蓋在該電晶體陣列上方以提供所選應力並改善該些電晶體內之載子移動性。在一特定實施例中，該應力層130係一氮化矽層。一些形成氮化矽應力層及其它材料應力層之技術係習知技術。
該閘極結構108及該鄰接閘極106間之距離d1
基本上等於該閘極結構108及該偽閘極結構110間之距離d2
，而在該閘極結構108任一側上產生對稱性應力。在一進一步實施例中，每一個閘極結構和相關鄰接閘極結構間之距離基本上是相等，其提供該陣列內之電晶體線性應力均勻度。
該偽閘極結構提供該末端通道區域109內部應力以匹配在該電晶體陣列內各中間電晶體之鄰接通道區域107內部應力。這個使該末端通道109與該中間通道107之傳導特性曲線相匹配。一場上偽閘極結構118提供應力匹配，且類似地符合該電晶體陣列對立側處該末端通道103內之傳導性。在一替代性實施例中，該擴散區被延伸(例如，如所視地向左)，且一第二偽閘極結構(如所述之偽閘極結構110般地電性連接)被提供以便具有二偽閘極結構，在該電晶體陣列之每一側處各有一個。
也可期待偽閘極結構之實際電晶體執行效率與模型的執行效率相符。例如，積體電路執行效率常以SPICETM
來模型化。該模型常搭配心中一特定實體電晶體(例如，與主動閘極結構106有關之電晶體)來發展。在一傳統積體電路中，一電晶體陣列內之末端電晶體會具有不同於該模型的特性曲線之實際執行效率特性曲線。這個通常被稱之為該模型及實際執行效率間之“差距”，其會產生不可靠或不受期待的電路操作。替代性實施例在單一主動閘極結構的每一側上使用偽閘極結構，或在一二電晶體陣列的每一側上使用偽閘極結構。
圖1C係根據另一實施例之電晶體140之剖面圖。該電晶體140具有以一閘極介電層146來與一形成於一半導體基板126內之主動擴散區144隔開之一主動閘極結構142。一偽閘極結構148覆蓋在一邊界擴散區150上方。在一特定實施例中，該偽閘極結構148與該邊界擴散區被該閘極介電層所隔開。該偽閘極結構148係無電性漂移的，或替代性地被偏壓至該主動及邊界擴散區之電位。替代性地，一偽閘極結構部分覆蓋在該邊界擴散區150上方且部分覆蓋在該主動擴散區144(例如見圖2B之參考號第210號，覆蓋在邊界擴散區221)上方，或覆蓋在鄰接至該邊界擴散區150(例如見圖3A之參考號第304號)之主動擴散區144。
一應力層130覆蓋在該電晶體140上方。該偽閘極結構148與該主動閘極結構142隔開一距離d以於該電晶體140之通道區域154內提供一選取應力。一在場氧化物156上與該主動閘極結構142也隔開該距離d之場上偽條帶118在與該偽閘極結構共同作用時提供所選之對稱性應力至該通道區域154。替代性地，根據一實施例之第二偽閘極結構被使用以取代該場上偽條帶。結合該場上偽條帶或第二偽閘極結構之偽閘極結構使該電晶體140與在整合該電晶體140之積體電路之模擬中所使用之電晶體模型或與該積體電路中之另一個電晶體之電性特性曲線相匹配。
圖2A係根據一替代性實施例之電晶體陣列200之平面圖。閘極結構102、104、106、108大體上如上面參考圖1A和圖1B所述之主動擴散區212。一偽閘極結構210覆蓋在該主動擴散區212(見圖2B)及一邊界擴散區220(見圖2B)之邊界上方。該邊界擴散區220與該主動擴散區212係屬於相同載子類型。例如，若該主動擴散區212係一N型擴散區，該邊界擴散區220係一P+型擴散區。該邊界擴散區被使用以產生至該基板126及該相接主動擴散區212之電性連接，因而典型地與該主動擴散區基本上具有相同電壓，以使鄰接或覆蓋在邊界擴散區上方之偽閘極結構係無漂移的。替代性地，該偽閘極結構被偏壓至與該邊界擴散區相同的電壓。在替代性實施例中，一偽閘極結構覆蓋在該邊界擴散區(例如見圖3A之參考號第304號)旁邊之主動擴散區之一末端部分上方或覆蓋在該主動擴散區(例如見圖3B之參考號第324號)旁邊之邊界擴散區上方。
在一進一步實施例中，一第二電晶體陣列自該邊界擴散區對立側(也就是，至該邊界擴散區右邊)開始延伸，以使單一邊界擴散區可被使用於聯結二電晶體陣列。一場上偽條帶(圖2B)被納入一進一步實施例中。在一替代性實施例中，該主動擴散區被延伸(例如，進一步至閘極結構102左邊)，且一第二偽閘極結構被納入該電晶體陣列(例如見圖3A之參考號第302號)中。在另一實施例中，一第二邊界擴散區係鄰接於該主動擴散區對立側(也就是，左側)，且一第二偽閘極結構係提供於該第二邊界擴散區上方以均分與閘極結構102有關之末端電晶體內部應力。
因為該邊界及主動擴散區在該偽閘極結構下係等壓，故覆蓋在邊界擴散區上方或在該邊界/主動擴散區邊界之偽閘極結構係無漂移的。
圖2B係圖2A中沿著B-B切線所截取之電晶體陣列200之側面圖。該偽閘極結構210覆蓋在該主動擴散區212和該邊界擴散區220之邊界上方，並與該末端主動閘極結構108隔開一距離d2
，該距離基本上相等於該末端主動閘極結構108和該中間主動閘極結構106間之距離d1
。一場上偽多晶矽條帶218提供自應力層130至該相對末端主動閘極結構102之對稱性應力，以使與該些末端閘極結構有關之電晶體載子移動性和與該些中間主動閘極結構有關之電晶體移動性相匹配。既然源極/汲極擴散區為那些熟知場效電晶體製造及設計技術之人士所熟知，為了清楚說明起見，將源極/汲極擴散區自圖示中省略。
該主動擴散區212和邊界擴散區220係形成於一具有相反半導體類型之基板126內。例如，該基板126係P型矽，該邊界擴散區(又稱為邊界垂片)220被摻雜成為P+型矽，且該主動擴散區係摻雜成為N+型。該偽閘極結構210覆蓋在該邊界擴散區220旁邊之主動擴散區212上方，其持有與該主動擴散區相同之電位，致使在該偽閘極結構之下沒有電流流動。
圖3A係一具有各實施例結合之電晶體陣列300之剖面圖。該電晶體陣列具有四主動閘極結構102、104、106、108及二偽閘極結構302、304。該第一偽閘極結構302係形成於該電晶體陣列之主動區306上方且因緊靠場氧化物308而可能無漂移，並以一阻礙件309將之與該場氧化物308邊緣隔開。以一45奈米節點科技形成之阻礙件係約30奈米大小，係提供來防止多晶矽或其它閘極材料沉積於在某些條件下可在該場氧化物及主動矽之間形成之間隙(未顯示)中。其它節點科技具有替代性阻礙件尺寸。若該偽閘極未自該場氧化物邊緣處向後移，則在該氧化物-矽間隙中之閘極導體材料會引起電性短路及其它問題。
該第二偽閘極結構304係形成於鄰接至一邊界擴散區312之主動擴散區306上。該第二偽閘極結構304係選擇性地無電性漂移，或替代性地被連接至該邊界擴散區(主動擴散區)電位。一應力層130覆蓋在該電晶體陣列上方並在該四主動閘極結構102、104、106、108下面之通道區域內產生應力，其強化載子移動性。該些偽閘極結構302、304確保該電晶體陣列(也就是，與主動閘極102及108有關之電晶體)末端處之電晶體具有之傳導特性曲線與該電晶體陣列中間(也就是，104、106)之電晶體具有之傳導特性曲線相匹配。一選擇性第二主動擴散區313自包含一組類似於例如304、108之偽閘極結構之邊界擴散區312開始延伸。
圖3B係一具有各實施例結合之電晶體陣列320之剖面圖。一第一偽閘極結構302係形成於該主動擴散區322(見上面圖3A之參考號第302號)上方，且一第二偽閘極結構324係形成於一邊界擴散區上方。一應力層覆蓋在該電晶體陣列320上方並在與主動閘極結構102、104、106、108有關之電晶體之通道區域內產生應力。該些主動閘極結構及該些偽閘極結構間之空隔基本上係相等的。一選擇性第二主動擴散區323自該邊界擴散區326開始延伸。
圖4係整合本發明一或更多實施例之積體電路400之平面圖。基於說明目的，一場可程式閘陣列被顯示於此。對於具有位於擴散區邊緣處之電晶體(擴散區邊緣電晶體)之場可程式閘陣列內部電路而言，可期待將一偽閘極結構放置在該些擴散邊緣電晶體旁邊以修正可能引起該設計目標及實際執行效率間之執行效率差距之可能應力不均勻。該積體電路400係一場可程式閘陣列，其包含該些功能性區塊中其中一些，例如隨機存取記憶體和邏輯之互補式金屬氧化物半導體部分，並使用一互補式金屬氧化物半導體製程來製造該積體電路400。根據一或更多實施例之具有偽閘極結構444之一或更多電晶體或電晶體陣列提供更均勻應力，因而更可預測電晶體執行效率。各實施例被整合成該場可程式閘陣列之一些功能性區塊中任一者，例如可組態邏輯區塊、內嵌隨機存取記憶體(BRAM)，且在一特定實施例中包含具有緊靠、覆蓋或部分覆蓋一邊界擴散區(垂片)446之偽閘極結構之一電晶體或電晶體陣列。
該場可程式閘陣列架構包含大量不同可程式磚塊，該些磚塊包含數十億位元收發器(MGTs 401)、可組態邏輯區塊(CLBs 402)、隨機存取記憶體區塊(BRAMs 403)、輸入/輸出區塊(IOBs 404)、組態及時脈邏輯(CONFIG/CLOCKS 405)、數位信號處理區塊(DSPs 406)、特殊輸入/輸出區塊(I/O 407)(例如，組態埠及時脈埠)、及例如數位時脈管理器、類比至數位轉換器、系統監視邏輯等等之其它可程式邏輯408。一些場可程式閘陣列也包含專用處理器區塊(PROC 410)。
在一些場可程式閘陣列中，每一個可程式磚塊包含具有往來於每一個鄰接磚塊內之相對應互連元件之標準化連線之可程式互連元件(INT 411)。因此，將該些可程式互連元件放在一起構成所示場可程式閘陣列之可程式互連結構。該可程式互連元件(INT 411)也包含往來於同一磚塊內之可程式邏輯元件之連線，就如同包含於圖4頂部之範例所示。
例如，一可組態邏輯區塊402可包含一可組態邏輯元件(CLE 412)，其可被程式化以配置使用者邏輯加上單一可程式互連元件(INT 411)。除了包含一或更多可程式互連元件化，一隨機存取記憶體區塊403還可包含一隨機存取記憶體區塊邏輯元件(BRL 413)。典型地，一磚塊內所含之互連元件數量視該磚塊高度而定。在該圖示實施例中，一隨機存取記憶體區塊磚塊與四個可組態邏輯區塊等高，但是其它數量(例如，五個)也可被使用。除了包含適量可程式互連元件外，一數位信號處理區塊磚塊406還可包含一數位信號處理區塊邏輯元件(DSPL 414)。除了包含該可程式互連元件(INT 411)一例外，一輸入/輸出區塊404還可包含例如二例的輸入/輸出邏輯元件(IOL 415)。如那些熟知此項技術之人士所清楚的，連接至例如該輸入/輸出邏輯元件415之實際輸入/輸出墊片係使用金屬夾於上面各種圖示邏輯區塊中而製造之，且典型地不限定在該輸入/輸出邏輯元件415區域中。在該圖示實施例中，一靠近該裸晶(圖4陰影所示)中心之圓柱區域被用於組態、時脈、及其它控制邏輯。
運用圖4所示架構之一些場可程式閘陣列包含中斷構成該場可程式閘陣列中一大部分之規律圓柱結構之額外邏輯區塊。該些額外邏輯區塊可為可程式化區塊及/或專用邏輯。例如，圖4所示之處理器區塊PROC 410跨越幾行的可組態邏輯區塊及隨機存取記憶體區塊。
注意，圖4係只要說明一示範性場可程式閘陣列架構。一行中之邏輯區塊數量、該些行之相對寬度、行數及順序、該些行所含之邏輯區塊類型、該些邏輯區塊之相對大小、及圖4頂部所含之互連/邏輯配置純粹是示範。例如，在一實際場可程式閘陣列中，不管該些可組態邏輯區塊出現在什麼地方，多於一個鄰接行的可組態邏輯區塊典型地被納入以協助有效率的配置使用者邏輯。同時注意，前述本發明實施例雖被配置於一場可程式閘陣列中，但其它實施例也可被配置於任何互補式金屬氧化物半導體電路中。
圖5係根據一實施例之一積體電路設計方法之流程圖。例如一電晶體之SPICETM
模型之電晶體軟體模型被發展(502)。該電晶體係一金屬氧化物半導體場效電晶體，且該積體電路使用位在該積體電路內之電晶體上方之一應力層來強化載子移動性。該電晶體模型包含用於該電晶體之應力強化後的載子移動性。該積體電路之軟體模型被發展(步驟504)以整合該電晶體軟體模型的一些範例。一積體電路佈局被產生(步驟506)，其包含相隔一距離鄰接至一主動閘極結構之一偽閘極結構，該距離被選取以使該實際電晶體執行效率一致於該模型的電晶體執行效率。在一特定實施例中，該電晶體係該積體電路內一電晶體陣列中之一末端電晶體。在一進一步實施例中，該偽閘極結構使該末端電晶體執行效率與該電晶體陣列中另一個電晶體執行效率相匹配。在一特定實施例中，該積體電路係一場可程式閘陣列。
100．．．電晶體陣列
102．．．主動閘極結構
103．．．末端通道區域
104．．．主動閘極結構
106．．．主動閘極結構
107．．．通道區域
108．．．主動閘極結構
109．．．末端通道區域
110．．．偽閘極結構
111．．．閘極介電層
112．．．擴散區
114．．．源極/汲極接觸窗
116．．．源極/汲極接觸窗
118．．．場上偽多晶矽條帶
120．．．末端接觸窗
126．．．半導體基板
130．．．應力層
140．．．電晶體
142．．．主動閘極結構
144．．．主動擴散區
146．．．閘極介電層
148．．．偽閘極結構
150．．．邊界擴散區
154．．．通道區域
156．．．場氧化物
200．．．電晶體陣列
210．．．偽閘極結構
212．．．主動擴散區
218．．．場上偽條帶
220．．．邊界擴散區
300．．．電晶體陣列
302．．．偽閘極結構
304．．．偽閘極結構
306．．．主動區
308．．．場氧化物
309．．．阻礙件
312．．．邊界擴散區
313．．．主動擴散區
320．．．電晶體陣列
322．．．主動擴散區
323．．．主動擴散區
324．．．偽閘極結構
326．．．邊界擴散區
400．．．積體電路
401．．．數十億位元收發器
402．．．可組態邏輯區塊
403．．．隨機存取記憶體區塊
404．．．輸入/輸出區塊
405．．．組態及時脈邏輯
406‧‧‧數位信號處理區塊
407‧‧‧輸入/輸出區塊
408‧‧‧可程式邏輯
409‧‧‧組態/時脈分配
410‧‧‧處理器區塊
411‧‧‧可程式互連元件
412‧‧‧可組態邏輯元件
413‧‧‧隨機存取記憶體區塊邏輯元件
414‧‧‧數位信號處理區塊邏輯元件
415‧‧‧輸入/輸出邏輯元件
444‧‧‧偽閘極結構
446‧‧‧邊界擴散區
500‧‧‧一積體電路設計方法
502-506‧‧‧一積體電路設計方法之每一步驟
A-A‧‧‧切線
B-B‧‧‧切線
d、d1
、d2
‧‧‧距離
圖1A係根據一實施例之電晶體陣列之平面圖。
圖1B係圖1A中該電晶體陣列之側面圖。
圖1C係根據一實施例之電晶體之剖面圖。
圖2A係根據另一實施例之電晶體陣列之平面圖。
圖2B係圖2A中該電晶體陣列之側面圖。
圖3A係根據一些實施例之電晶體之剖面圖。
圖3B係根據其它實施例之電晶體之剖面圖。
圖4係整合本發明一或更多實施例之積體電路之平面圖。
圖5係根據一實施例之一積體電路設計方法之流程圖。
100．．．電晶體陣列
102．．．主動閘極結構
103．．．末端通道區域
104．．．主動閘極結構
106．．．主動閘極結構
107．．．通道區域
108．．．主動閘極結構
109．．．末端通道區域
110．．．偽閘極結構
111．．．閘極介電層
112．．．擴散區
118．．．場上偽多晶矽條帶
126．．．半導體基板
130．．．應力層
d1
、d2
．．．距離
Claims (15)
- 一種積體電路，包括：一具有一主動閘極結構之電晶體，該主動閘極結構覆蓋在一形成於一半導體基板內之主動擴散區上方；一接觸，電性地連接至該主動擴散區；一邊界擴散區，形成在該半導體基板中鄰近於該主動擴散區，其中該邊界擴散區被摻雜而不同於該主動擴散區；其中該接觸重疊該主動擴散區並且不重疊該邊界擴散區；一偽閘極結構，至少部分地置於該邊界擴散區上方並與該主動閘結構分隔一選取距離，該偽閘極結構係電性地耦合至該接觸；及一應力層，覆蓋在該電晶體陣列上方以在該電晶體之通道區域內產生應力。
- 如申請專利範圍第1項之積體電路，其進一步包含：一電晶體陣列，被安置於該半導體基板上；其中，該電晶體為具有複數個主動閘極結構之電晶體陣列中之一末端電晶體，且該選取距離被選取以使該電晶體之傳導特性曲線與該電晶體陣列中一第二電晶體之傳導特性曲線相匹配。
- 如申請專利範圍第2項之積體電路，其中，在該電晶體陣列中，該第二電晶體係鄰接至該電晶體並具有一與該主動閘極結構隔開該選取距離之第二主動閘極結構。
- 如申請專利範圍第1項之積體電路，其中，該偽閘極 結構與一場氧化物區域隔開一阻礙件。
- 如申請專利範圍第1項之積體電路，其中，該偽閘極結構覆蓋在該主動擴散區及該邊界擴散區之邊界上方。
- 如申請專利範圍第1項之積體電路，進一步包括：安置於該半導體基板上之一電晶體陣列，並且該電晶體為在該電晶體陣列中之一電晶體；以及與該電晶體陣列之主動閘極結構隔開該選取距離之一第二偽閘極結構。
- 如申請專利範圍第2項之積體電路，進一步包括與該電晶體陣列中之一第二末端電晶體之一第二主動閘極結構隔開該選取距離之一第二偽閘極結構。
- 如申請專利範圍第2項之積體電路，進一步包括與該電晶體陣列中之一第二末端電晶體之一第二主動閘極結構隔開該選取距離之一場上偽條帶。
- 如申請專利範圍第2項之積體電路，其中，該複數個主動閘極結構中每一個係與鄰接之主動閘極結構隔開該選取距離。
- 如申請專利範圍第2項之積體電路，其中，該複數個主動閘極結構中每一個及該偽閘極結構包括多晶矽。
- 如申請專利範圍第2項之積體電路，其中，該複數個主動閘極結構中每一個及該偽閘極結構包括金屬。
- 如申請專利範圍第1項之積體電路，其進一步包含一第二接觸，該偽閘極結構被安置在該接觸和該第二接觸之間，其中該第二接觸係電性地耦合至該接觸和該偽閘極 結構。
- 如申請專利範圍第1項之積體電路，其中該偽閘極結構和該接觸被電性地連接至該積體電路的接地電位之一者或是該積體電路的Vcc電位。
- 一種積體電路(IC)設計方法，包括：發展一電晶體軟體模型；發展一整合複數個電晶體模型範例之積體電路軟體模型；產生一積體電路佈局，其包含一電性偏壓的偽閘極結構，該偽閘極結構電性地連接至該積體電路的接地或是Vcc而鄰接至一根據該電晶體軟體模型進行模型化之電晶體，該電性偏壓的偽閘極結構使得該電晶體的實際表現與該電晶體的電晶體表現相符；其中，該佈局進一步包含：具有主動閘極結構重疊一主動擴散區之一電晶體，期形成於依半導體基板中；一接觸，電性地連接至該主動擴散區；一邊界擴散區，形成在該半導體基板中鄰近於該主動擴散區，其中該邊界擴散區被摻雜而不同於該主動擴散區；其中該接觸重疊該主動擴散區並且不重疊該邊界擴散區。
- 如申請專利範圍第14項之方法，其中，該積體電路係一場可程式閘陣列。
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