JPH1117022A - 静電破壊保護素子及びその製造方法 - Google Patents
静電破壊保護素子及びその製造方法Info
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- JPH1117022A JPH1117022A JP9168876A JP16887697A JPH1117022A JP H1117022 A JPH1117022 A JP H1117022A JP 9168876 A JP9168876 A JP 9168876A JP 16887697 A JP16887697 A JP 16887697A JP H1117022 A JPH1117022 A JP H1117022A
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Abstract
(57)【要約】
【課題】ＭＯＳ型半導体集積回路の静電破壊保護素子の
サージ耐量を向上し、素子の専有面積を縮小する。 【解決手段】本発明の静電破壊保護素子及びその製造方
法は、素子を構成するＭＯＳトランジスタのゲート電極
下部のドレイン側に、低不純物濃度の拡散層を導入する
こと、又はゲート電極下部とドレイン領域との重なり量
を増加することにより、ゲート電極のドレイン側ＰＮ接
合にゲート電圧の影響が及ぶようにしてその順方向電流
を増加させ、入力又は出力端子に導入された過大なサー
ジ電流を散逸することができるようにした。このように
して静電破壊保護素子のサージ耐量を向上し、チップに
おける専有面積を縮小することができた。
サージ耐量を向上し、素子の専有面積を縮小する。 【解決手段】本発明の静電破壊保護素子及びその製造方
法は、素子を構成するＭＯＳトランジスタのゲート電極
下部のドレイン側に、低不純物濃度の拡散層を導入する
こと、又はゲート電極下部とドレイン領域との重なり量
を増加することにより、ゲート電極のドレイン側ＰＮ接
合にゲート電圧の影響が及ぶようにしてその順方向電流
を増加させ、入力又は出力端子に導入された過大なサー
ジ電流を散逸することができるようにした。このように
して静電破壊保護素子のサージ耐量を向上し、チップに
おける専有面積を縮小することができた。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳ型半導体集積
回路の静電破壊保護素子に係り、特に静電破壊保護性能
の向上と、前記静電破壊保護素子がチップ上に占める面
積の縮小とを可能にするものである。
回路の静電破壊保護素子に係り、特に静電破壊保護性能
の向上と、前記静電破壊保護素子がチップ上に占める面
積の縮小とを可能にするものである。
【０００２】
【従来の技術】従来ＭＯＳトランジスタからなる半導体
集積回路の静電破壊保護素子は、外来サージにより入力
部又は出力部に導入された過大電流を、主としてノーマ
リ・オフ型ＭＯＳトランジスタのドレイン接合ダイオー
ドを通じて電源又は接地回路に散逸するものが、静電破
壊耐量向上のために用いられてきた。
集積回路の静電破壊保護素子は、外来サージにより入力
部又は出力部に導入された過大電流を、主としてノーマ
リ・オフ型ＭＯＳトランジスタのドレイン接合ダイオー
ドを通じて電源又は接地回路に散逸するものが、静電破
壊耐量向上のために用いられてきた。
【０００３】例えば図５に示すように、相補型ＭＯＳト
ランジスタからなる半導体集積回路の静電破壊保護素子
は、シリコン基板１の上にＰウエル２とＮウエル３とを
形成し、Ｐウエル２の上にＮ+ ドレイン拡散層６とＮ型
拡張ドレイン領域６ａ、Ｎ+ソース拡散層８とＮ型拡張
ソース領域８ａ、基板電圧供給用Ｐ+ 拡散層１０、ゲー
ト電極１２からなるＮチャネルトＭＯＳランジスタを形
成し、Ｎウエル３の上にＰ+ ドレイン拡散層７、Ｐ+ ソ
ース拡散層９、基板電圧供給用Ｎ+ 拡散層１１、ゲート
電極１３からなるＰチャネルＭＯＳトランジスタを形成
し、前記ＮチャネルＭＯＳトランジスタと前記Ｐチャネ
ルＭＯＳトランジスタからなる相補型半導体集積回路の
内部ゲートの内、チップ周辺近くのものを単にパターン
変更して静電破壊の保護素子として用いる方法がとられ
てきた。
ランジスタからなる半導体集積回路の静電破壊保護素子
は、シリコン基板１の上にＰウエル２とＮウエル３とを
形成し、Ｐウエル２の上にＮ+ ドレイン拡散層６とＮ型
拡張ドレイン領域６ａ、Ｎ+ソース拡散層８とＮ型拡張
ソース領域８ａ、基板電圧供給用Ｐ+ 拡散層１０、ゲー
ト電極１２からなるＮチャネルトＭＯＳランジスタを形
成し、Ｎウエル３の上にＰ+ ドレイン拡散層７、Ｐ+ ソ
ース拡散層９、基板電圧供給用Ｎ+ 拡散層１１、ゲート
電極１３からなるＰチャネルＭＯＳトランジスタを形成
し、前記ＮチャネルＭＯＳトランジスタと前記Ｐチャネ
ルＭＯＳトランジスタからなる相補型半導体集積回路の
内部ゲートの内、チップ周辺近くのものを単にパターン
変更して静電破壊の保護素子として用いる方法がとられ
てきた。
【０００４】ここにＮ型拡張ドレイン領域６ａとＮ型拡
張ソース領域８ａは、ＮチャネルＭＯＳトランジスタの
ショートチャネル効果を低減するＬＤＤ(Lightly Doped
Drain) 構造を形成するために設けられたものであり、
通常ＭＯＳトランジスタからなる相補型半導体集積回路
では、ＰチャネルＭＯＳトランジスタ側には拡張ソース
・ドレイン領域は設けられていない。
張ソース領域８ａは、ＮチャネルＭＯＳトランジスタの
ショートチャネル効果を低減するＬＤＤ(Lightly Doped
Drain) 構造を形成するために設けられたものであり、
通常ＭＯＳトランジスタからなる相補型半導体集積回路
では、ＰチャネルＭＯＳトランジスタ側には拡張ソース
・ドレイン領域は設けられていない。
【０００５】前記ＮチャネルＭＯＳトランジスタとＰチ
ャネルＭＯＳトランジスタからなる静電破壊保護素子
は、それぞれゲートがソースに接続され（以下ダイオー
ド接続と略称する）、入力または出力端子１６と接地端
子（以下ＧＮＤと略称する）１４との間、及び入力また
は出力端子１６と電源電圧端子ＶDDとの間に逆並列に接
続された、実効的にはサージ防護ダイオードと類似の動
作をするものとして相補型半導体集積回路に導入され
る。
ャネルＭＯＳトランジスタからなる静電破壊保護素子
は、それぞれゲートがソースに接続され（以下ダイオー
ド接続と略称する）、入力または出力端子１６と接地端
子（以下ＧＮＤと略称する）１４との間、及び入力また
は出力端子１６と電源電圧端子ＶDDとの間に逆並列に接
続された、実効的にはサージ防護ダイオードと類似の動
作をするものとして相補型半導体集積回路に導入され
る。
【０００６】通常行われているように、入力端子又は出
力端子に対してＰＮ接合からなるサージ防護ダィオード
を逆並列に接続し、これを静電破壊保護素子として用い
ることもできるが、通常ＰＮ接合では十分な静電破壊保
護効果を得るために必要な大きな順方向電流が得られ
ず、またとくに順方向電流の大きいＰＮ接合を用いよう
とすれば、集積回路とは別に保護ダイオード形成に必要
なドーパントの濃度等を別途定めて内部ゲートを構成す
るＭＯＳトランジスタとは別工程でこれを製造する必要
を生じ、製造工程数及びチップ面積の増大を招くという
欠点があった。
力端子に対してＰＮ接合からなるサージ防護ダィオード
を逆並列に接続し、これを静電破壊保護素子として用い
ることもできるが、通常ＰＮ接合では十分な静電破壊保
護効果を得るために必要な大きな順方向電流が得られ
ず、またとくに順方向電流の大きいＰＮ接合を用いよう
とすれば、集積回路とは別に保護ダイオード形成に必要
なドーパントの濃度等を別途定めて内部ゲートを構成す
るＭＯＳトランジスタとは別工程でこれを製造する必要
を生じ、製造工程数及びチップ面積の増大を招くという
欠点があった。
【０００７】このため、先に図５において説明したよう
に、例えば相補型半導体集積回路の、内部ゲートを形成
するＮチャネル及びＰチャネルＭＯＳトランジスタに多
少のパターン変更を加えてこれをダイオード接続とし、
保護ＭＯＳとして集積回路の入出力部に配置する方法が
とられてきた。
に、例えば相補型半導体集積回路の、内部ゲートを形成
するＮチャネル及びＰチャネルＭＯＳトランジスタに多
少のパターン変更を加えてこれをダイオード接続とし、
保護ＭＯＳとして集積回路の入出力部に配置する方法が
とられてきた。
【０００８】ＰＮ接合を用いたサージ防護ダイオードで
は、前述の通り通常ＰＮ接合の順方向電流の値が小さ
く、外来サージに対して十分な保護効果が得られない
が、ダイオード接続された保護ＭＯＳを静電破壊保護素
子として用いれば、ゲート電極の作用により、ドレイン
・ピンチオフ領域のチャネル電流がドレイン接合の順方
向電流に加わり、全体として素子を流れる電流が増加す
るので、外来サージに対する保護効果を高めることがで
きる。
は、前述の通り通常ＰＮ接合の順方向電流の値が小さ
く、外来サージに対して十分な保護効果が得られない
が、ダイオード接続された保護ＭＯＳを静電破壊保護素
子として用いれば、ゲート電極の作用により、ドレイン
・ピンチオフ領域のチャネル電流がドレイン接合の順方
向電流に加わり、全体として素子を流れる電流が増加す
るので、外来サージに対する保護効果を高めることがで
きる。
【０００９】しかし、従来の保護Ｍ０Ｓでは半導体集積
回路の内部ゲートと同一構造のＮチャネル、Ｐチャネル
ＭＯＳトランジスタを基本とし、これをパターン変更し
てダィオード接続したものを用いていたため、十分な静
電破壊保護効果を得るためには大面積を要し、チップサ
イズの増大を招くという欠点があった。
回路の内部ゲートと同一構造のＮチャネル、Ｐチャネル
ＭＯＳトランジスタを基本とし、これをパターン変更し
てダィオード接続したものを用いていたため、十分な静
電破壊保護効果を得るためには大面積を要し、チップサ
イズの増大を招くという欠点があった。
【００１０】
【発明が解決しようとする課題】上記したように従来の
保護ＭＯＳは、内部ゲートを構成するＭＯＳトランジス
タと同一構造のものを基本として、これをダィオード接
続することにより形成していたため、十分な静電破壊保
護効果を得るためには大面積を要し、チップサイズの増
大を招くという欠点があった。
保護ＭＯＳは、内部ゲートを構成するＭＯＳトランジス
タと同一構造のものを基本として、これをダィオード接
続することにより形成していたため、十分な静電破壊保
護効果を得るためには大面積を要し、チップサイズの増
大を招くという欠点があった。
【００１１】本発明は上記の問題点を解決すべくなされ
たものであり、内部ゲートを構成するＭＯＳトランジス
タの構造にごく僅かな変更を加えることにより、製造工
程の大幅な増加とチップサイズの増大を生ずることなく
十分な保護効果を得ることができる静電破壊保護素子を
提供することを目的とする。
たものであり、内部ゲートを構成するＭＯＳトランジス
タの構造にごく僅かな変更を加えることにより、製造工
程の大幅な増加とチップサイズの増大を生ずることなく
十分な保護効果を得ることができる静電破壊保護素子を
提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の静電破壊保護素
子及びその製造方法は、素子を構成するＭＯＳトランジ
スタのゲート電極下部のドレイン側に、低不純物濃度の
拡散層を導入すること、又はゲート電極下部とドレイン
領域との重なりを増加すること、又は前記重なり領域の
不純物濃度を減少することにより、ゲート電極のドレイ
ン側ＰＮ接合にゲート電圧の影響が及ぶようにしてその
順方向電流を増加させ、入力又は出力端子に導入された
過大なサージ電流を散逸することができるようにしたも
のである。
子及びその製造方法は、素子を構成するＭＯＳトランジ
スタのゲート電極下部のドレイン側に、低不純物濃度の
拡散層を導入すること、又はゲート電極下部とドレイン
領域との重なりを増加すること、又は前記重なり領域の
不純物濃度を減少することにより、ゲート電極のドレイ
ン側ＰＮ接合にゲート電圧の影響が及ぶようにしてその
順方向電流を増加させ、入力又は出力端子に導入された
過大なサージ電流を散逸することができるようにしたも
のである。
【００１３】具体的には本発明の静電破壊保護素子は、
シリコン基板上にゲート絶縁膜を介して形成されたＭＯ
Ｓトランジスタのゲート電極と、シリコン基板上に形成
されたＭＯＳトランジスタのソース拡散層及びドレイン
拡散層と、ソース拡散層とドレイン拡散層との間に挟ま
れたシリコン基板の上部表面からなるチャネル領域とを
備え、チャネル領域のドレイン側の一部の領域にドレイ
ン拡散層と同一導電型の拡散層が形成されたことを特徴
とする。
シリコン基板上にゲート絶縁膜を介して形成されたＭＯ
Ｓトランジスタのゲート電極と、シリコン基板上に形成
されたＭＯＳトランジスタのソース拡散層及びドレイン
拡散層と、ソース拡散層とドレイン拡散層との間に挟ま
れたシリコン基板の上部表面からなるチャネル領域とを
備え、チャネル領域のドレイン側の一部の領域にドレイ
ン拡散層と同一導電型の拡散層が形成されたことを特徴
とする。
【００１４】なお、ここでソース拡散層、ドレイン拡散
層は、拡張ソース領域と拡張ドレイン領域を備えた場合
を含めるものとする。好ましくは本発明の静電破壊保護
素子は、前記チャネル領域のドレイン側の一部の領域に
形成された拡散層とドレイン拡散層とが重複して形成さ
れた領域を含むことを特徴とする。
層は、拡張ソース領域と拡張ドレイン領域を備えた場合
を含めるものとする。好ましくは本発明の静電破壊保護
素子は、前記チャネル領域のドレイン側の一部の領域に
形成された拡散層とドレイン拡散層とが重複して形成さ
れた領域を含むことを特徴とする。
【００１５】また好ましくは前記チャネル領域のドレイ
ン側の一部の領域に形成された拡散層は、前記ドレイン
拡散層の中心部に比べてキャリア密度が小さい部分を含
むことを特徴とする。
ン側の一部の領域に形成された拡散層は、前記ドレイン
拡散層の中心部に比べてキャリア密度が小さい部分を含
むことを特徴とする。
【００１６】また本発明の静電破壊保護素子は、ゲート
電極の下部にゲート絶縁膜を介してゲート電極とドレイ
ン拡散層との間に重なり領域を有するものであり、この
重なり領域の面積を分子としチャネル領域との面積を分
母とするときの比率が、シリコン基板上に形成された内
部ゲートＭＯＳトランジスタにおける前記重なり領域の
面積とチャネル領域との面積の比率よりも大とされたこ
とを特徴とする。
電極の下部にゲート絶縁膜を介してゲート電極とドレイ
ン拡散層との間に重なり領域を有するものであり、この
重なり領域の面積を分子としチャネル領域との面積を分
母とするときの比率が、シリコン基板上に形成された内
部ゲートＭＯＳトランジスタにおける前記重なり領域の
面積とチャネル領域との面積の比率よりも大とされたこ
とを特徴とする。
【００１７】好ましくは本発明の静電破壊保護素子は、
そのドレイン拡散層の内、少なくともゲート電極下部の
前記重なり領域に、そのドレイン拡散層の中心部に比べ
てキャリア数が少ない部分を含むことを特徴とする。
そのドレイン拡散層の内、少なくともゲート電極下部の
前記重なり領域に、そのドレイン拡散層の中心部に比べ
てキャリア数が少ない部分を含むことを特徴とする。
【００１８】本発明の静電破壊保護素子の製造方法は、
シリコン基板上に第１導電型のウエル領域を形成し、そ
の内部の表面上に前記第１導電型のウエル領域よりも浅
い第２導電型の拡散層を形成し、前記第１導電型のウエ
ル領域と第２導電型の拡散層とが形成されたシリコン基
板表面にゲート絶縁膜を形成し、前記シリコン基板表面
において前記第２導電型の拡散層と前記第１導電型のウ
エル領域とが接する境界線に沿って、そのソース側の境
界線が覆われるように前記ゲート絶縁膜上にゲート電極
を形成し、このゲート電極をマスクとして第２導電型の
不純物をイオン注入する工程を含むものであることを特
徴とする。
シリコン基板上に第１導電型のウエル領域を形成し、そ
の内部の表面上に前記第１導電型のウエル領域よりも浅
い第２導電型の拡散層を形成し、前記第１導電型のウエ
ル領域と第２導電型の拡散層とが形成されたシリコン基
板表面にゲート絶縁膜を形成し、前記シリコン基板表面
において前記第２導電型の拡散層と前記第１導電型のウ
エル領域とが接する境界線に沿って、そのソース側の境
界線が覆われるように前記ゲート絶縁膜上にゲート電極
を形成し、このゲート電極をマスクとして第２導電型の
不純物をイオン注入する工程を含むものであることを特
徴とする。
【００１９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係る静電破壊保護素子の断面を示す図であ
る。本第１の実施の形態においては、本発明の静電破壊
保護素子を相補型ＭＯＳトランジスタからなる半導体集
積回路に適用する場合を例として説明する。
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係る静電破壊保護素子の断面を示す図であ
る。本第１の実施の形態においては、本発明の静電破壊
保護素子を相補型ＭＯＳトランジスタからなる半導体集
積回路に適用する場合を例として説明する。
【００２０】図１に示すように、本発明の静電破壊保護
素子はシリコン基板１に形成されたＰウエル２及びＮウ
エル３と、前記Ｐウエル２に形成されたＮ型拡散層４、
Ｎ+ドレイン拡散層６、Ｎ型拡張ドレイン領域６ａ、Ｎ+
ソース拡散層８、Ｎ型拡張ソース領域８ａ、基板電圧
（ＧＮＤ）供給用Ｐ+ 拡散層１０、ゲート絶縁膜を介し
て形成されたゲート電極１２からなるＮチャネルＭＯＳ
トランジスタと、前記Ｎウエル３に形成されたＰ型拡散
層５、Ｐ+ ドレイン拡散層７、Ｐ+ ソース拡散層９、基
板電圧（ＶDD）供給用Ｎ+ 拡散層１１、ゲート絶縁膜を
介して形成されたゲート電極１３からなるＰチャネルＭ
ＯＳトランジスタから構成されている。
素子はシリコン基板１に形成されたＰウエル２及びＮウ
エル３と、前記Ｐウエル２に形成されたＮ型拡散層４、
Ｎ+ドレイン拡散層６、Ｎ型拡張ドレイン領域６ａ、Ｎ+
ソース拡散層８、Ｎ型拡張ソース領域８ａ、基板電圧
（ＧＮＤ）供給用Ｐ+ 拡散層１０、ゲート絶縁膜を介し
て形成されたゲート電極１２からなるＮチャネルＭＯＳ
トランジスタと、前記Ｎウエル３に形成されたＰ型拡散
層５、Ｐ+ ドレイン拡散層７、Ｐ+ ソース拡散層９、基
板電圧（ＶDD）供給用Ｎ+ 拡散層１１、ゲート絶縁膜を
介して形成されたゲート電極１３からなるＰチャネルＭ
ＯＳトランジスタから構成されている。
【００２１】なおＮ型拡散層４、Ｎ+ ドレイン拡散層６
とＮ型拡張ドレイン領域６ａ、Ｎ+ソース拡散層８とＮ
型拡張ソース領域８ａ、基板電圧供給用Ｐ+ 拡散層１０
はいずれも前記Ｐウエル２よりも浅く形成される。ま
た、Ｐ型拡散層５、Ｐ+ ドレイン拡散層７、Ｐ+ ソース
拡散層９、基板電圧供給用Ｎ+ 拡散層１１はいずれも前
記Ｎウエル３よりも浅く形成される。
とＮ型拡張ドレイン領域６ａ、Ｎ+ソース拡散層８とＮ
型拡張ソース領域８ａ、基板電圧供給用Ｐ+ 拡散層１０
はいずれも前記Ｐウエル２よりも浅く形成される。ま
た、Ｐ型拡散層５、Ｐ+ ドレイン拡散層７、Ｐ+ ソース
拡散層９、基板電圧供給用Ｎ+ 拡散層１１はいずれも前
記Ｎウエル３よりも浅く形成される。
【００２２】前記ＮチャネルＭＯＳトランジスタとＰチ
ャネルＭＯＳトランジスタは、それぞれゲートがソース
に接続され、かつ前記ソースが基板電圧供給用拡散層に
接続されていて、実効的に入力または出力端子１６とＧ
ＮＤ１４との間、及び入力または出力端子１６と電源電
圧端子ＶDD１５との間に逆並列に接続されたサージ防護
ダイオードと同様な動作をすることができる。
ャネルＭＯＳトランジスタは、それぞれゲートがソース
に接続され、かつ前記ソースが基板電圧供給用拡散層に
接続されていて、実効的に入力または出力端子１６とＧ
ＮＤ１４との間、及び入力または出力端子１６と電源電
圧端子ＶDD１５との間に逆並列に接続されたサージ防護
ダイオードと同様な動作をすることができる。
【００２３】図５で説明した従来の保護ＭＯＳと、図１
に示す本発明の保護ＭＯＳとの相違は、図１においてゲ
ート電極１２の下部のドレイン拡散層６、６ａに隣接し
てＮ型拡散層４と、ゲート電極１３の下部のドレイン拡
散層７に隣接してＰ型拡散層５が形成されていることで
ある。前記Ｎ型拡散層４及びＰ型拡散層５のキヤリア密
度は、それぞれ前記Ｎ+ 及びＰ+ ソース・ドレイン拡散
層６、７のキャリア密度よりも低い値に設定されてい
る。
に示す本発明の保護ＭＯＳとの相違は、図１においてゲ
ート電極１２の下部のドレイン拡散層６、６ａに隣接し
てＮ型拡散層４と、ゲート電極１３の下部のドレイン拡
散層７に隣接してＰ型拡散層５が形成されていることで
ある。前記Ｎ型拡散層４及びＰ型拡散層５のキヤリア密
度は、それぞれ前記Ｎ+ 及びＰ+ ソース・ドレイン拡散
層６、７のキャリア密度よりも低い値に設定されてい
る。
【００２４】このように本発明の保護ＭＯＳのゲート電
極下部のドレイン側に低キャリア密度のＮ型及びＰ型拡
散層４、５を設け、ゲートとドレインとの実効的な重な
りを大きくすれば、ゲート電圧の影響を大きく受けたド
レインＰＮ接合ダイオードのチャネルとの接続部分（チ
ャネルのドレインピンチオフ領域）に大きなチャネル電
流が流れることとなり、前記Ｎ型及びＰ型拡散層４、５
が存在しないない従来の保護ＭＯＳに比べてサージ防護
の電流値を大幅に増加することができる。
極下部のドレイン側に低キャリア密度のＮ型及びＰ型拡
散層４、５を設け、ゲートとドレインとの実効的な重な
りを大きくすれば、ゲート電圧の影響を大きく受けたド
レインＰＮ接合ダイオードのチャネルとの接続部分（チ
ャネルのドレインピンチオフ領域）に大きなチャネル電
流が流れることとなり、前記Ｎ型及びＰ型拡散層４、５
が存在しないない従来の保護ＭＯＳに比べてサージ防護
の電流値を大幅に増加することができる。
【００２５】本発明の第１の実施の形態に係る保護ＭＯ
Ｓと、従来の保護ＭＯＳの電流電圧特性を比較した実験
結果の一例を図２に示す。図２（ａ）は測定方法を図２
（ｂ）は測定結果を示す。このとき用いたＭＯＳトラン
ジスタのゲート長は０．６μｍ、ゲート幅は２０μｍ、
ソース・ドレイン拡散層６、８の電子密度は〜１０20ｃ
ｍ-3、拡張ソース・ドレイン拡散層６ａ、８ａの電子密
度は〜１０18ｃｍ-3、Ｎ型拡散層４の電子密度は〜１０
18ｃｍ-3であった。なお図２（ａ）の左側に示したダイ
オードは、前記ＭＯＳトランジスタのドレインＰＮ接合
を用いたものである。
Ｓと、従来の保護ＭＯＳの電流電圧特性を比較した実験
結果の一例を図２に示す。図２（ａ）は測定方法を図２
（ｂ）は測定結果を示す。このとき用いたＭＯＳトラン
ジスタのゲート長は０．６μｍ、ゲート幅は２０μｍ、
ソース・ドレイン拡散層６、８の電子密度は〜１０20ｃ
ｍ-3、拡張ソース・ドレイン拡散層６ａ、８ａの電子密
度は〜１０18ｃｍ-3、Ｎ型拡散層４の電子密度は〜１０
18ｃｍ-3であった。なお図２（ａ）の左側に示したダイ
オードは、前記ＭＯＳトランジスタのドレインＰＮ接合
を用いたものである。
【００２６】なお図２（ｂ）において、電圧及び電流は
いずれも負の値としているため、実験の際に素子を流れ
る電流は図２（ａ）の矢印とは逆方向であることに注意
されたい。また図２（ｂ）の結果は拡張ソース・ドレイ
ン領域の形成条件をそのまま用いてＮ型拡散層４を形成
したものであり、必ずしも保護ＭＯＳとして最適化され
たものではないので、例えばＮ型拡散層を形成するとき
の注入エネルギーとドーズ量を保護ＭＯＳとして最適化
すればさらに大きな電流が得られる。
いずれも負の値としているため、実験の際に素子を流れ
る電流は図２（ａ）の矢印とは逆方向であることに注意
されたい。また図２（ｂ）の結果は拡張ソース・ドレイ
ン領域の形成条件をそのまま用いてＮ型拡散層４を形成
したものであり、必ずしも保護ＭＯＳとして最適化され
たものではないので、例えばＮ型拡散層を形成するとき
の注入エネルギーとドーズ量を保護ＭＯＳとして最適化
すればさらに大きな電流が得られる。
【００２７】このように、Ｎ型拡散層４を導入すること
により、ドレイン拡散層に形成されるＰＮ接合の順方向
電流が大幅に増加した本発明の保護ＭＯＳを静電破壊保
護素子として用いれば、入力又は出力端子１６に負のサ
ージ電圧が印加された場合に、前記入力又は出力端子１
６に注入された過大電流を短時間でＰウエル２を介して
ＧＮＤに散逸させることができる。
により、ドレイン拡散層に形成されるＰＮ接合の順方向
電流が大幅に増加した本発明の保護ＭＯＳを静電破壊保
護素子として用いれば、入力又は出力端子１６に負のサ
ージ電圧が印加された場合に、前記入力又は出力端子１
６に注入された過大電流を短時間でＰウエル２を介して
ＧＮＤに散逸させることができる。
【００２８】同様に、Ｐ型拡散層５を導入することによ
り、入力又は出力端子１６に正のサージ電圧が印加され
た場合に、前記入力又は出力端子１６に注入された過大
電流を短時間でＮウエル３を介してＶDDに散逸させるこ
とができる。
り、入力又は出力端子１６に正のサージ電圧が印加され
た場合に、前記入力又は出力端子１６に注入された過大
電流を短時間でＮウエル３を介してＶDDに散逸させるこ
とができる。
【００２９】このように、保護ＭＯＳのゲート電極下部
のドレイン側に、本発明の低不純物濃度の拡散層４、５
を導入することにより、ゲート電極のドレイン側のＰＮ
接合の順方向電流を増加させ、短時間に入力又は出力端
子に注入された過大電流を散逸させることができるの
で、従来より小さい保護ＭＯＳのドレイン接合面積で十
分な静電破壊保護効果が得られることとなり、半導体装
置のチップサイズの縮小に寄与することができる。
のドレイン側に、本発明の低不純物濃度の拡散層４、５
を導入することにより、ゲート電極のドレイン側のＰＮ
接合の順方向電流を増加させ、短時間に入力又は出力端
子に注入された過大電流を散逸させることができるの
で、従来より小さい保護ＭＯＳのドレイン接合面積で十
分な静電破壊保護効果が得られることとなり、半導体装
置のチップサイズの縮小に寄与することができる。
【００３０】次に図３、図４に基づき本発明の第２の実
施の形態に係る静電破壊保護素子の製造方法について説
明する。図３、図４は本発明の静電破壊保護素子の製造
方法を示す工程断面図である。図３（ａ）に示すよう
に、シリコン基板１に通常のＣＭＯＳ工程と同様にして
イオン注入法によりＰウエル２、Ｎウエル３、ＬＯＣＯ
Ｓ(Local Oxidation of Silicon)法による素子分離絶縁
膜１７、及び熱酸化法によるゲート絶縁膜１８を形成す
る。
施の形態に係る静電破壊保護素子の製造方法について説
明する。図３、図４は本発明の静電破壊保護素子の製造
方法を示す工程断面図である。図３（ａ）に示すよう
に、シリコン基板１に通常のＣＭＯＳ工程と同様にして
イオン注入法によりＰウエル２、Ｎウエル３、ＬＯＣＯ
Ｓ(Local Oxidation of Silicon)法による素子分離絶縁
膜１７、及び熱酸化法によるゲート絶縁膜１８を形成す
る。
【００３１】次にレジストをマスクとして（図示せず）
Ｐウエル２に31Ｐ+ を加速エネルギー４０ｋｅＶ、ドー
ズ量１×１０14ｃｍ-2でイオン注入し、前記Ｐウエル２
よりも浅いＮ型拡散層４を形成する。同様にレジストを
マスクとしてＮウエル３に49ＢＦ2 + を加速エネルギー
３５ｋｅＶ、ドーズ量５×１０13ｃｍ-2でイオン注入
し、前記Ｎウエル３よりも浅いＰ型拡散層５を形成す
る。なお、図３、図４においてＮ型拡散層４及びＰ型拡
散層５は、本発明の中心をなす拡散層であるため、とく
に太い線でその輪郭を示している。
Ｐウエル２に31Ｐ+ を加速エネルギー４０ｋｅＶ、ドー
ズ量１×１０14ｃｍ-2でイオン注入し、前記Ｐウエル２
よりも浅いＮ型拡散層４を形成する。同様にレジストを
マスクとしてＮウエル３に49ＢＦ2 + を加速エネルギー
３５ｋｅＶ、ドーズ量５×１０13ｃｍ-2でイオン注入
し、前記Ｎウエル３よりも浅いＰ型拡散層５を形成す
る。なお、図３、図４においてＮ型拡散層４及びＰ型拡
散層５は、本発明の中心をなす拡散層であるため、とく
に太い線でその輪郭を示している。
【００３２】前記Ｎ型及びＰ型拡散層の平面形状は、そ
の長手方向が次の工程で形成されるゲート電極１２、１
３の長手方向に沿った形状となるようにする。なお以下
の工程において、シリコン基板１の上にイオン注入法で
形成するＮ型及びＰ型拡散層４、５は全て前記Ｎウエル
２及びＰウエル３の厚さよりも浅くなるように形成され
る。
の長手方向が次の工程で形成されるゲート電極１２、１
３の長手方向に沿った形状となるようにする。なお以下
の工程において、シリコン基板１の上にイオン注入法で
形成するＮ型及びＰ型拡散層４、５は全て前記Ｎウエル
２及びＰウエル３の厚さよりも浅くなるように形成され
る。
【００３３】次にレジストを用いて（図示せず）導電性
多結晶シリコン膜をパターン形成することにより、ゲー
ト電極１２と１３を形成するのであるが、このとき図３
（ａ）に示すように、前記シリコン基板表面において前
記Ｎ型及びＰ型拡散層４、５が、これらを内包するＰウ
エル２とＮウエル３と接するＰＮ接合からなる境界線に
沿って、そのソース側の境界線がゲート絶縁膜１８を介
してゲート電極１２と１３により覆われるように、前記
ゲート電極１２、１３を形成する。このようにして、チ
ヤネルとして用いるＮウエル２とＰウエル３の表面の
内、ドレイン側の一部に低不純物濃度のＮ型及びＰ型拡
散層４、５を導入する。
多結晶シリコン膜をパターン形成することにより、ゲー
ト電極１２と１３を形成するのであるが、このとき図３
（ａ）に示すように、前記シリコン基板表面において前
記Ｎ型及びＰ型拡散層４、５が、これらを内包するＰウ
エル２とＮウエル３と接するＰＮ接合からなる境界線に
沿って、そのソース側の境界線がゲート絶縁膜１８を介
してゲート電極１２と１３により覆われるように、前記
ゲート電極１２、１３を形成する。このようにして、チ
ヤネルとして用いるＮウエル２とＰウエル３の表面の
内、ドレイン側の一部に低不純物濃度のＮ型及びＰ型拡
散層４、５を導入する。
【００３４】次に図３（ｂ）に示すように、多結晶シリ
コンゲート１２、１３のゲート側壁絶縁膜として、プラ
ズマスパッタ法によりシリコン窒化膜を堆積し（図示せ
ず）、通常のＲＩＥ（Reactive Ion Etching) 法により
前記シリコン窒化膜を異方性エッチングすることによ
り、ゲート側壁絶縁膜１９、２０を形成する。
コンゲート１２、１３のゲート側壁絶縁膜として、プラ
ズマスパッタ法によりシリコン窒化膜を堆積し（図示せ
ず）、通常のＲＩＥ（Reactive Ion Etching) 法により
前記シリコン窒化膜を異方性エッチングすることによ
り、ゲート側壁絶縁膜１９、２０を形成する。
【００３５】図３（ｃ）に示すように、レジスト２１、
多結晶シリコンゲート１２、ゲート側壁絶縁膜１９、素
子分離絶縁膜１７をマスクとして、75Ａｓ+ を加速エネ
ルギー６０ｋｅＶ、ドーズ量５×１０15ｃｍ-2でイオン
注入し、ＮチャネルＭＯＳトランジスタのドレイン拡散
層６とソース拡散層８を形成する。次に通常のＣＤＥ(C
hemical Dry Etching)法を用いてゲート側壁絶縁膜１９
を除去する。
多結晶シリコンゲート１２、ゲート側壁絶縁膜１９、素
子分離絶縁膜１７をマスクとして、75Ａｓ+ を加速エネ
ルギー６０ｋｅＶ、ドーズ量５×１０15ｃｍ-2でイオン
注入し、ＮチャネルＭＯＳトランジスタのドレイン拡散
層６とソース拡散層８を形成する。次に通常のＣＤＥ(C
hemical Dry Etching)法を用いてゲート側壁絶縁膜１９
を除去する。
【００３６】引き続き図４（ｄ）に示すように、レジス
ト２１、多結晶シリコンゲート１２及び素子分離絶縁膜
１７をマスクとして31Ｐ+ を加速エネルギー４０ｅＶ、
ドーズ量１×１０14ｃｍ-2でイオン注入し、Ｎチャネル
ＭＯＳトランジスタの拡張ドレイン領域となる６ａと拡
張ソース領域となる８ａを形成する。このようにして、
ショートチャネル効果抑制のための拡張ドレイン領域６
ａ及び拡張ソース領域８ａと、保護ＭＯＳとしてチャネ
ルのドレインＰＮ接合の順方向電流を増加するためのＮ
型拡散層４とを具備するＮチャネルＭＯＳトランジスタ
を形成することができる。
ト２１、多結晶シリコンゲート１２及び素子分離絶縁膜
１７をマスクとして31Ｐ+ を加速エネルギー４０ｅＶ、
ドーズ量１×１０14ｃｍ-2でイオン注入し、Ｎチャネル
ＭＯＳトランジスタの拡張ドレイン領域となる６ａと拡
張ソース領域となる８ａを形成する。このようにして、
ショートチャネル効果抑制のための拡張ドレイン領域６
ａ及び拡張ソース領域８ａと、保護ＭＯＳとしてチャネ
ルのドレインＰＮ接合の順方向電流を増加するためのＮ
型拡散層４とを具備するＮチャネルＭＯＳトランジスタ
を形成することができる。
【００３７】このとき保護ＭＯＳとしては必ずしも前記
拡張ドレイン領域６ａ及び拡張ソース領域８ａを設ける
必要はないが、内部ゲートと製造工程上のコンパチビリ
ティをもたせる意味で設けられたものである。なお本第
１の実施の形態においては、６ａ、８ａと前記Ｎ型拡散
層４と同一注入条件としているが、必ずしも同一である
必要はなく、図４（ｄ）に示すように４をやや深めに注
入すれば、ドレインＰＮ接合の順方向電流を増加する上
でさらに効果的である。
拡張ドレイン領域６ａ及び拡張ソース領域８ａを設ける
必要はないが、内部ゲートと製造工程上のコンパチビリ
ティをもたせる意味で設けられたものである。なお本第
１の実施の形態においては、６ａ、８ａと前記Ｎ型拡散
層４と同一注入条件としているが、必ずしも同一である
必要はなく、図４（ｄ）に示すように４をやや深めに注
入すれば、ドレインＰＮ接合の順方向電流を増加する上
でさらに効果的である。
【００３８】その後図４（ｅ）に示すように、再度レジ
スト２２を用いて全面を被覆し、Ｐチャネルトランジス
タの形成領域を開孔し、通常のＣＤＥ法を用いて側壁ゲ
ート絶縁膜２０を除去する。レジスト２２、多結晶シリ
コンゲート１３及び素子分離絶縁膜１７をマスクとして
49ＢＦ2 + を加速エネルギー５０ｋｅＶ、ドーズ量３×
１０15ｃｍ-2でイオン注入し、ＰチャネルＭＯＳトラン
ジスタのドレイン拡散層７とソース拡散層９を形成す
る。
スト２２を用いて全面を被覆し、Ｐチャネルトランジス
タの形成領域を開孔し、通常のＣＤＥ法を用いて側壁ゲ
ート絶縁膜２０を除去する。レジスト２２、多結晶シリ
コンゲート１３及び素子分離絶縁膜１７をマスクとして
49ＢＦ2 + を加速エネルギー５０ｋｅＶ、ドーズ量３×
１０15ｃｍ-2でイオン注入し、ＰチャネルＭＯＳトラン
ジスタのドレイン拡散層７とソース拡散層９を形成す
る。
【００３９】このとき相補型半導体集積回路の内部ゲー
トのＰチャネルＭＯＳトランジスタが、前記Ｎチャネル
ＭＯＳトランジスタと同様に拡張ソース・ドレイン領域
を具備する場合には、内部ゲートとの製造工程上のコン
パチビリティをもたせる意味で、保護ＭＯＳのＰチャネ
ルトランジスタにもＮ側と同様、拡張ソース・ドレイン
領域を形成することになる。基板電圧供給用Ｐ+ 拡散層
１０とＮ+ 拡散層１１は、それぞれＮ+ 及びＰ+ のソー
ス・ドレイン拡散層と同時に形成される。
トのＰチャネルＭＯＳトランジスタが、前記Ｎチャネル
ＭＯＳトランジスタと同様に拡張ソース・ドレイン領域
を具備する場合には、内部ゲートとの製造工程上のコン
パチビリティをもたせる意味で、保護ＭＯＳのＰチャネ
ルトランジスタにもＮ側と同様、拡張ソース・ドレイン
領域を形成することになる。基板電圧供給用Ｐ+ 拡散層
１０とＮ+ 拡散層１１は、それぞれＮ+ 及びＰ+ のソー
ス・ドレイン拡散層と同時に形成される。
【００４０】なお本発明は上記の実施の形態に限定され
ることはない。上記第１、第２の実施の形態において、
ゲート電極下部のドレイン側に低不純物濃度の拡散層を
設けることにより、保護ＭＯＳを構成するＭＯＳトラン
ジスタのドレインＰＮ接合の順方向電流を増加させ、サ
ージ耐量の増大を図ったが、必ずしも前記低不純物濃度
の拡散層を設ける必要はない。
ることはない。上記第１、第２の実施の形態において、
ゲート電極下部のドレイン側に低不純物濃度の拡散層を
設けることにより、保護ＭＯＳを構成するＭＯＳトラン
ジスタのドレインＰＮ接合の順方向電流を増加させ、サ
ージ耐量の増大を図ったが、必ずしも前記低不純物濃度
の拡散層を設ける必要はない。
【００４１】例えばゲート電極の下部にゲート絶縁膜を
介してゲート電極とドレイン拡散層又は拡張ドレイン拡
散層との間に重なり領域を形成し、この重なり領域の面
積とチャネル領域との面積の比率が、シリコン基板上に
形成された内部ゲートＭＯＳトランジスタにおける重な
り領域の面積とチャネル領域との面積の比率よりも大と
なるようにして、保護ＭＯＳとして用いるＭＯＳトラン
ジスタのサージ耐量を増加するようにしてもよい。また
前記ゲート電極下部のドレイン拡散層の内、少なくとも
チャネルと接続される部分に、そのドレイン拡散層の中
心部に比べてキャリア数が少ない領域を含むようにして
もよい。
介してゲート電極とドレイン拡散層又は拡張ドレイン拡
散層との間に重なり領域を形成し、この重なり領域の面
積とチャネル領域との面積の比率が、シリコン基板上に
形成された内部ゲートＭＯＳトランジスタにおける重な
り領域の面積とチャネル領域との面積の比率よりも大と
なるようにして、保護ＭＯＳとして用いるＭＯＳトラン
ジスタのサージ耐量を増加するようにしてもよい。また
前記ゲート電極下部のドレイン拡散層の内、少なくとも
チャネルと接続される部分に、そのドレイン拡散層の中
心部に比べてキャリア数が少ない領域を含むようにして
もよい。
【００４２】上記の実施の形態においては、相補型に形
成された保護ＭＯＳを相補型半導体集積回路の静電破壊
保護素子として用いる場合について説明したが、保護の
対象は必ずしも相補型半導体集積回路に限定されるもの
ではない。本発明の静電破壊保護素子は、一般にＮチャ
ネル又はＰチャネルＭＯＳトランジスタからなる半導体
集積回路の入力端、出力端子に同様に用いることができ
る。その他本発明の要旨を逸脱しない範囲で種々変形し
て実施することができる。
成された保護ＭＯＳを相補型半導体集積回路の静電破壊
保護素子として用いる場合について説明したが、保護の
対象は必ずしも相補型半導体集積回路に限定されるもの
ではない。本発明の静電破壊保護素子は、一般にＮチャ
ネル又はＰチャネルＭＯＳトランジスタからなる半導体
集積回路の入力端、出力端子に同様に用いることができ
る。その他本発明の要旨を逸脱しない範囲で種々変形し
て実施することができる。
【００４３】
【発明の効果】上述したように本発明の静電破壊保護素
子及びその製造方法によれば、ゲート電極下部のドレイ
ン側に低不純物濃度の拡散層を設けるという極めて簡単
な工程を追加するのみで、保護ＭＯＳのドレイン接合ダ
ィオードの順方向電流を増加させ、静電破壊保護素子の
保護効果を高めることにより、前記保護ＭＯＳを搭載し
た半導体集積回路の静電破壊耐量を大幅に向上し、かつ
チップサイズを縮小することができる。
子及びその製造方法によれば、ゲート電極下部のドレイ
ン側に低不純物濃度の拡散層を設けるという極めて簡単
な工程を追加するのみで、保護ＭＯＳのドレイン接合ダ
ィオードの順方向電流を増加させ、静電破壊保護素子の
保護効果を高めることにより、前記保護ＭＯＳを搭載し
た半導体集積回路の静電破壊耐量を大幅に向上し、かつ
チップサイズを縮小することができる。
【００４４】またゲート電極とドレイン拡散層、または
拡張ドレイン拡散層との間に重なり領域を形成するこ
と、ゲート電極下部のドレイン拡散層の内、チャネルと
接続される部分にドレイン拡散層の中心部に比べてキャ
リア数が少ない領域を含むことによっても同様の効果を
得ることができる。
拡張ドレイン拡散層との間に重なり領域を形成するこ
と、ゲート電極下部のドレイン拡散層の内、チャネルと
接続される部分にドレイン拡散層の中心部に比べてキャ
リア数が少ない領域を含むことによっても同様の効果を
得ることができる。
【図１】本発明の第１の実施の形態に係る静電破壊保護
素子の断面図。
素子の断面図。
【図２】本発明の第１の実施の形態の静電破壊保護素子
と従来の静電破壊保護素子との電流電圧特性の比較図で
あって、（ａ）は測定方法を示す図。（ｂ）は測定結果
を示す図。
と従来の静電破壊保護素子との電流電圧特性の比較図で
あって、（ａ）は測定方法を示す図。（ｂ）は測定結果
を示す図。
【図３】本発明の第２の実施の形態に係る静電破壊保護
素子の製造方法を示す工程断面図。
素子の製造方法を示す工程断面図。
【図４】本発明の第２の実施の形態に係る静電破壊保護
素子の製造方法の続きを示す工程断面図。
素子の製造方法の続きを示す工程断面図。
【図５】従来の静電破壊保護素子の断面図。
１…シリコン基板 ２…Ｐウエル ３…Ｎウエル ４…Ｎ型拡散層 ５…Ｐ型拡散層 ６…Ｎ+ ドレイン拡散層 ６ａ…拡張ドレイン領域 ７…Ｐ+ ドレイン拡散層 ８…Ｎ+ ソース拡散層 ８ａ…拡張ソース領域 ９…Ｐ+ ソース拡散層 １０…基板電圧供給用Ｐ+ 拡散層 １１…基板電圧供給用Ｎ+ 拡散層 １２、１３…多結晶シリコンゲート １４…接地 １５…ＶDD電源 １６…入力または出力端子 １７…素子分離絶縁膜 １８…ゲート絶縁膜 １９、２０…ゲート側壁絶縁膜 ２１、２２…レジスト膜
Claims (6)
- 【請求項１】 シリコン基板上にゲート絶縁膜を介して
形成されたＭＯＳトランジスタのゲート電極と、 前記ＭＯＳトランジスタのソース拡散層と、 前記ＭＯＳトランジスタのドレイン拡散層と、 前記ソース拡散層と前記ドレイン拡散層との間に挟まれ
た前記シリコン基板の上部表面からなるチャネル領域と
を備えた静電破壊保護素子であって、 前記ソース拡散層と前記ドレイン拡散層はそれぞれ拡張
ソース領域と拡張ドレイン領域を備える場合を含むもの
であり、 かつ前記チャネル領域のドレイン側の一部の領域に前記
ドレイン拡散層と同一導電型の拡散層が形成されたこと
を特徴とする静電破壊保護素子。 - 【請求項２】 前記チャネル領域のドレイン側の一部の
領域に形成された拡散層と前記ドレイン拡散層とは重複
して形成された領域を含むことを特徴とする請求項１記
載の静電破壊保護素子。 - 【請求項３】 前記チャネル領域のドレイン側の一部の
領域に形成された拡散層は、前記ドレイン拡散層の中心
部に比べてキャリア密度が小さい部分を含むことを特徴
とする請求項１記載の静電破壊保護素子。 - 【請求項４】 シリコン基板上にゲート絶縁膜を介して
形成された前記ＭＯＳトランジスタのゲート電極と、 前記ＭＯＳトランジスタのソース拡散層と、 前記ＭＯＳトランジスタのドレイン拡散層と、 前記ソース拡散層と前記ドレイン拡散層との間に挟まれ
た前記シリコン基板の上部表面からなるチャネル領域と
を備えた静電破壊保護素子であって、 前記ソース拡散層と前記ドレイン拡散層はそれぞれ拡張
ソース領域と拡張ドレイン領域を備える場合を含むもの
であり、 かつ前記ゲート電極は、前記ドレイン拡散層との間に前
記ゲート絶縁膜を介して形成された重なり領域を有する
ものであり、この重なり領域の面積を分子とし前記チャ
ネル領域の面積を分母とする比率が、前記シリコン基板
上に形成された内部ゲートＭＯＳトランジスタにおける
前記重なり領域の面積と前記チャネル領域の面積の比率
よりも大きいことを特徴とする静電破壊保護素子。 - 【請求項５】 前記ドレイン拡散層は、少なくともゲー
ト電極下部の前記重なり領域に、前記ドレイン拡散層の
中心部に比べてキャリア密度が小さい部分を含むことを
特徴とする請求項４記載の静電破壊保護素子。 - 【請求項６】 シリコン基板に第１導電型のウエル領域
を形成し、 前記第１導電型のウエル領域内の表面に、このウエル領
域よりも浅い第２導電型の拡散層を形成し、 前記第１導電型のウエル領域と第２導電型の拡散層とが
形成されたシリコン基板表面にゲート絶縁膜を形成し、 前記シリコン基板表面において前記第２導電型の拡散層
と前記第１導電型のウエル領域とが互いに接する境界線
に沿って、そのソース側の境界線を覆うように、前記ゲ
ート絶縁膜上にゲート電極を形成し、 このゲート電極をマスクとして第２導電型の不純物をイ
オン注入する工程が含まれたことを特徴とする静電破壊
保護素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16887697A JP3403007B2 (ja) | 1997-06-25 | 1997-06-25 | 静電破壊保護素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16887697A JP3403007B2 (ja) | 1997-06-25 | 1997-06-25 | 静電破壊保護素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117022A true JPH1117022A (ja) | 1999-01-22 |
| JP3403007B2 JP3403007B2 (ja) | 2003-05-06 |
Family
ID=15876207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16887697A Expired - Fee Related JP3403007B2 (ja) | 1997-06-25 | 1997-06-25 | 静電破壊保護素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3403007B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015032767A (ja) * | 2013-08-06 | 2015-02-16 | 株式会社日立製作所 | 半導体装置 |
-
1997
- 1997-06-25 JP JP16887697A patent/JP3403007B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015032767A (ja) * | 2013-08-06 | 2015-02-16 | 株式会社日立製作所 | 半導体装置 |
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| JP3403007B2 (ja) | 2003-05-06 |
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