JPS62214624A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62214624A JPS62214624A JP5688986A JP5688986A JPS62214624A JP S62214624 A JPS62214624 A JP S62214624A JP 5688986 A JP5688986 A JP 5688986A JP 5688986 A JP5688986 A JP 5688986A JP S62214624 A JPS62214624 A JP S62214624A
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- single crystal
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- crystal layer
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- Pending
Links
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- 229910052710 silicon Inorganic materials 0.000 claims description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明はＩＣチップをＳｉＣを利用して極薄にする方法
を提供し、ＩＣカードあるいはＩＣ電卓等のｒｃ調製品
極薄化を図る。
を提供し、ＩＣカードあるいはＩＣ電卓等のｒｃ調製品
極薄化を図る。
本発明は極薄ＩＣチップの製造方法に係り、特に例えば
ＳｉＣを利用して極薄のＩＣチップを製造する半導体装
置の製造方法に関する。
ＳｉＣを利用して極薄のＩＣチップを製造する半導体装
置の製造方法に関する。
近年ｒｃカードやＩＣ電卓等のｒｃａｒ品の極薄化が進
んでいる。このＩＣ製品の極薄化に伴ないｆｃパフケー
ジ内に組み込まれるＩＣチップそれ自体も薄くすること
が必要となって来た。
んでいる。このＩＣ製品の極薄化に伴ないｆｃパフケー
ジ内に組み込まれるＩＣチップそれ自体も薄くすること
が必要となって来た。
従来例えばシリコン（Ｓｉ）チップを薄くする方法とし
てグラインダー法が知られている。
てグラインダー法が知られている。
上記グラインダー法は被グラインダー材であるＳｉ基板
に対し振動、圧縮等の強力な応力を与えるために約４０
０μｍの厚さが限界であった。しかもこのグラインダー
法では応力歪により、積層欠陥等の結晶欠陥が誘発され
素子形成に不具合を生ずる。
に対し振動、圧縮等の強力な応力を与えるために約４０
０μｍの厚さが限界であった。しかもこのグラインダー
法では応力歪により、積層欠陥等の結晶欠陥が誘発され
素子形成に不具合を生ずる。
上記問題点は本発明によれば半導体単結晶基板上に、該
半導体とエツチングレートが異なる材質の単結晶をエピ
タキシャル成長させることによって第１の単結晶層を形
成し、該単結晶層上に該単結晶あるいは他の単結晶をエ
ピタキシャル成長させることによって第２の単結晶層を
形成し、次に該第２の単結晶層上に半導体素子を形成し
次に前記半導体単結晶基板を、前記第１の単結晶層形成
表面の反対側の面からエツチングにより除去することを
特徴とする半導体装置の製造方法によって解決される。
半導体とエツチングレートが異なる材質の単結晶をエピ
タキシャル成長させることによって第１の単結晶層を形
成し、該単結晶層上に該単結晶あるいは他の単結晶をエ
ピタキシャル成長させることによって第２の単結晶層を
形成し、次に該第２の単結晶層上に半導体素子を形成し
次に前記半導体単結晶基板を、前記第１の単結晶層形成
表面の反対側の面からエツチングにより除去することを
特徴とする半導体装置の製造方法によって解決される。
すなわち本発明によれば半導体基板のエツチングレート
より小さなエツチングレートを有する薄い単結晶層をそ
の半導体基板上に形成することにより半導体基板をエツ
チングにより加工歪を小さな状態で薄形化できる。
より小さなエツチングレートを有する薄い単結晶層をそ
の半導体基板上に形成することにより半導体基板をエツ
チングにより加工歪を小さな状態で薄形化できる。
以下本発明の実施例を図面に基づいて説明する。
第１図は本発明の一実施例を説明するための断面図を示
す。
す。
第１図に示すように、例えば厚さＯ，１〜５μｍの単結
晶Ｓｉ基板ｌ上に約１μｍの厚さにＳｉＣをＣＶＤ法に
よりエピタキシャル成長させ、ＳｉＣ単結晶層２を形成
し、次に約４μｍの厚さにＳｉをＣＶＤ法によりエピタ
キシャル成長させ、Ｓｉ又はＳｉＣ単結晶Ｎ３を形成す
る。次に従来と同様、ＩＣプロセスにより例えばフィー
ルド酸化膜４、ゲート酸化膜５、ソース領域６、ドレイ
ン領域７、そしてゲート電極８、ソース電極９、ドレイ
ン電極１０のＭＯＳ）ランシスターを形成する。次に一
つの方法として厚さＷが約４００μｍになる迄従来のグ
ラインダーで削り、その後素子表面をレジスト（図示せ
ず）で被覆し例えば弗硝酸のエツチング液で第１図Ａ面
の方をエツチングし厚さＷが約５〜２００μｍ程度にな
る迄３ｉ基板ｌを除去し８面を露出させるかあるいは始
めから上記弗硝酸でエツチングしＷを５〜２００μｍに
する。Ｓ ｉ Ｃｃ、ｔ８！Ｊ￥酸で容易に工・ノチン
グされないのでＳｉ基板エツチングのストッパーとなる
。このようにして極薄いＳｉｉ板上ｌに半導体素子を形
成することができる。
晶Ｓｉ基板ｌ上に約１μｍの厚さにＳｉＣをＣＶＤ法に
よりエピタキシャル成長させ、ＳｉＣ単結晶層２を形成
し、次に約４μｍの厚さにＳｉをＣＶＤ法によりエピタ
キシャル成長させ、Ｓｉ又はＳｉＣ単結晶Ｎ３を形成す
る。次に従来と同様、ＩＣプロセスにより例えばフィー
ルド酸化膜４、ゲート酸化膜５、ソース領域６、ドレイ
ン領域７、そしてゲート電極８、ソース電極９、ドレイ
ン電極１０のＭＯＳ）ランシスターを形成する。次に一
つの方法として厚さＷが約４００μｍになる迄従来のグ
ラインダーで削り、その後素子表面をレジスト（図示せ
ず）で被覆し例えば弗硝酸のエツチング液で第１図Ａ面
の方をエツチングし厚さＷが約５〜２００μｍ程度にな
る迄３ｉ基板ｌを除去し８面を露出させるかあるいは始
めから上記弗硝酸でエツチングしＷを５〜２００μｍに
する。Ｓ ｉ Ｃｃ、ｔ８！Ｊ￥酸で容易に工・ノチン
グされないのでＳｉ基板エツチングのストッパーとなる
。このようにして極薄いＳｉｉ板上ｌに半導体素子を形
成することができる。
以上説明したように本発明によれば半導体基板よりエツ
チングレートの小さな単結晶層を該半導体基板エツチン
グのストッパーとして利用できるので寄生容量を低減し
た極薄形化のチップを得ることができる。
チングレートの小さな単結晶層を該半導体基板エツチン
グのストッパーとして利用できるので寄生容量を低減し
た極薄形化のチップを得ることができる。
また実施例に用いたＳｉＣは熱電率は５ Ｗ ／ ｃｎ
ａ℃であり、Ｓｔの１．５ Ｗ ／ ｃｍ ”Ｃに対し
約３倍と優れているのでチップ裏面材として熱除去の面
でも有効である。
ａ℃であり、Ｓｔの１．５ Ｗ ／ ｃｍ ”Ｃに対し
約３倍と優れているのでチップ裏面材として熱除去の面
でも有効である。
第１図は本発明の一実施例を説明するための断面図であ
る。 １・・・単結晶Ｓｉ基板、 ２・・・Ｓ ｉ ＣＩｐ−結晶層、 ３・・・Ｓｉ又はＳｉＣ単結晶層、 ４・・・フィールド酸化膜、 ５・・・ゲート酸化膜、 ６・・・ソース領域、 ７・・・ドレイン領域、 ８・・・ゲート電極、 ９・・・ソース電極、 １０・・・ドレイン１掻。
る。 １・・・単結晶Ｓｉ基板、 ２・・・Ｓ ｉ ＣＩｐ−結晶層、 ３・・・Ｓｉ又はＳｉＣ単結晶層、 ４・・・フィールド酸化膜、 ５・・・ゲート酸化膜、 ６・・・ソース領域、 ７・・・ドレイン領域、 ８・・・ゲート電極、 ９・・・ソース電極、 １０・・・ドレイン１掻。
Claims (1)
- 【特許請求の範囲】 １、半導体単結晶基板上に、該半導体とエッチングレー
トが異なる材質単結晶をエピタキシャル成長させること
によって第１の単結晶層を形成し、該単結晶層上に該単
結晶あるいは他の単結晶をエピタキシャル成長させるこ
とによって第２の単結晶層を形成し、次に該第２の単結
晶層上に半導体素子を形成し次に前記半導体単結晶基板
を、前記第１の単結晶層形成表面の反対の面からエッチ
ングにより除去することを特徴とする半導体装置の製造
方法。 ２、前記半導体単結晶基板がシリコン単結晶基板であり
、前記第１の単結晶層が炭化シリコンからなり、前記第
２の単結晶層がシリコンからなることを特徴とする特許
請求の範囲第１項記載の方法。 ３、前記第１の単結晶層の厚さが約０．１〜５μｍであ
ることを特徴とする特許請求の範囲第１項記載の方法。 ４、前エッチングにより前記半導体単結晶基板厚さを約
５〜２００μｍとすることを特徴とする特許請求の範囲
第１項記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5688986A JPS62214624A (ja) | 1986-03-17 | 1986-03-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5688986A JPS62214624A (ja) | 1986-03-17 | 1986-03-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62214624A true JPS62214624A (ja) | 1987-09-21 |
Family
ID=13039996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5688986A Pending JPS62214624A (ja) | 1986-03-17 | 1986-03-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62214624A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5426072A (en) * | 1993-01-21 | 1995-06-20 | Hughes Aircraft Company | Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substrate |
| JP2000012482A (ja) * | 1998-06-22 | 2000-01-14 | Fuji Electric Co Ltd | 炭化けい素半導体素子の製造方法 |
| JP2019134176A (ja) * | 2019-03-29 | 2019-08-08 | エア・ウォーター株式会社 | 半導体装置 |
-
1986
- 1986-03-17 JP JP5688986A patent/JPS62214624A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5426072A (en) * | 1993-01-21 | 1995-06-20 | Hughes Aircraft Company | Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substrate |
| JP2000012482A (ja) * | 1998-06-22 | 2000-01-14 | Fuji Electric Co Ltd | 炭化けい素半導体素子の製造方法 |
| JP2019134176A (ja) * | 2019-03-29 | 2019-08-08 | エア・ウォーター株式会社 | 半導体装置 |
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