JPH01115143A - 半導体基板の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 絶縁物膜上に半導体膜が形成されているＳｏ１基板を製
造する方法の改良に関し、 貼り合わされた２枚のシリコンウェーへの一方を薄膜化
する工程に饗する時間が短く、素子が形成されること−
なる半導体面の表面特性が良好となる利益を存する貼り
合わせＳｏ！基板の製造方法を提供することを目的とし
、 第１の半導体基板上に単結晶半導体層を形成し、該単結
晶半導体層上に酸化半導体層を形成し、該、酸化半導体
層を第２の半導体基板、または、シリコンまたは炭化シ
リコン（熱膨張係数が第１の半導体基板と同一または近
似しており、その上に第１の半導体の層が形成しうるか
、または、第１の半導体の層との貼り合わせが可能であ
る材料）の層に形成された酸化半導体層と接触させなが
ら加熱して、前記第２の半導体基板と前記酸化半導体層
とを接着して一体化し、ケミカルメカニカル研摩法を使
用して、前記第１の半導体基板の厚さの大部分を除去し
、選択エツチング法を使用して、前記第１の半導体基板
の厚さの残部を除去し、次に、非選択性エツチング法を
使用して、前記第１の半導体基板と前記酸化半導体層と
の間に不可避的に形成されていたオートドープ層を除去
して製造するように構成される。

〔産業上の利用分野〕 本発明は、半導体基板の製造方法の改良に関する。特に
、絶縁物膜上に半導体膜が形成されているＳＯＩ基板（
貼り合わせＳＯＩ基板）を製造する方法の改良に関する
。

〔従来の技術〕

いわゆるＳｏＴ基板を製造する方法の１種に、２枚のシ
リコンウェーハの少なくとも１枚を酸化して、その少な
くとも１方の表面にｌ　７ｎ以下の厚さ例えば厚さ０．
５ｎの二酸化シリコン膜を形成し、これらの２枚のシリ
コンウェーハを、上記の二酸化シリコン膜が中間層にな
るように重ね合わせた状態で、８００〜１　、２００°
Ｃ程度に加熱して２枚のシリコンウェーハを貼り合わせ
て一体化し、上層のシリコンウェーハを研磨またはエツ
チング等して薄膜化する５ｏｉｌ板の製造方法が知られ
ている。

本発明は、このＳｏ＋基板（貼り合わせＳｏｌ基板）の
製造方法の改良である。

〔発明が解決しようとする問題点〕

上記のＳｏｌ基板（貼り合わせ５ＯＩｌ＆板）の製造方
法は、下記の欠点を免れない。

２枚のシリコンウェーハを貼り合わせた後、その中に素
子が形成される側のシリコンウェーハを薄膜化する方法
には、上記のとおり、エツチング法と研磨法とがある。

エツチング法゛を使用する場合は、シリコンの抵抗率（
含有する不純物濃度）にもとづいてエツチングレートが
大幅に相違する選択エツチング法が使用され、この選択
エツチング法に使用されるエチャントには、フッ硝酸サ
ク酸系のエッチャントが使用されている。この選択エン
チング法を使用する場合は、エツチングレートが敗ｎ／
分と遅いため薄膜化に長時間を要するばかりでなく、上
記の選択エツチング法をもっては、上記の単結晶層５の
形成工程においてシリコン基板ｌと単結晶層５との間に
不可避的に形成される厚さ約１ｎのオートドープ層領域
の除去が困難であり、しがも、エンチングされた表面の
表面特性が良好ではないという欠点がある。

また、研磨法を使用する場合は、研磨された表面がいく
らか１頃斜することを免れず、ウェーハの膜厚が、所に
よって不均一になりやすいという欠点がある。

本発明の目的は、これらの欠点を解消することにあり、
２枚の半導体ウェーハの少なくとも１枚を酸化して、そ
の少なくとも１方の表面に１ｎ以下の厚さ例えば０．５
ｎの半導体の酸化膜を形成し、これらの２枚の半導体ウ
ェーハを、上記の半導体の酸化膜が中間層になるように
重ね合わせ、この状態で加熱して２枚の半導体ウェーハ
を貼り合わせてなすＳｏｌ基板の製造方法において、貼
り合わされた２枚のシリコンウェーへの一方を薄膜化す
る工程に要する時間が短く、素子が形成されること＼な
る半導体面の表面特性が良好となる利益を有する貼り合
わせＳｏｌ基板の製造方法を提供することにある。

〔問題点を解決するための手段〕 上記の目的は、第１の半導体基板（１）上に単結晶半導
体層（５）を形成し、該単結晶半導体層（５）上に酸化
半導体層（３）を形成し、該酸化半導体Ｍ（３）を第２
の半導体基板（２）と接触させながら加熱して、前記第
２の半導体基板（２）と前記酸化半導体層（３）とを接
着して一体化し、ケミカルメカニカル研磨法を使用して
、前記第１の半導体基板（１）の厚さの大部分を除去し
、選択エツチング法を使用して、前記第１の半導体基板
（１）の厚さの残部を除去し、次に、非選択性エツチン
グ法を使用して、前記第１の半導体基板（１）と前記酸
化半導体Ｎ（３）との間に不可避的に形成されていたオ
ートドープ１１　（１１）を除去して、貼り合わせＳｏ
ｌ基板を製造することによって達成される。

前記第２の半導体基板（２）が前記酸化半導体層（３）
に接触する面にも酸化半導体層（３）を形成すると、貼
り合わせ工程が容易となるほか、絶縁物層の厚さも十分
確保しうる。

前記第２の半導体基板（２）に要求される要件は、熱膨
張係数が第１の半導体基板（１）と同一または近似して
おり、その上に第１の半導体の層が形成しつるか、また
は、第１の半導体の層との貼り合わせが可能であるとい
うことに尽きるが、シリコンまたは炭化シリコンが現実
的に有利である。

［作用］ 本発明に係る半導体基板の製造方法における薄膜化工程
の主要部は研磨工程であるから、薄膜化工程に要する時
間は短く、研磨されずに残留した半導体層は選択エツチ
ング法を使用して除去されるので、ウェーハの膜厚が所
によって不均一になるということはなく、膜厚の面内分
布はすぐれており、素子の形成される領域はエピタキシ
ャル成長法を使用して形成された半導体単結晶層である
から、素子の形成される半導体面の表面特性は良好であ
る。

〔実施例〕

以下、図面を参照しつ一１本発明の一実施例に係る半導
体基板の製造方法について説明する。

第１ａ図参照 厚さが約５０Ｏｎの第１のシリコン基板１（抵抗が０．
０１Ω１以下のＰ型が望ましい）上に、ＣＶＤ法を使用
して、０．０５Ω１以上のｎまたはｐ型のシリコン単結
晶Ｎ５を厚さ２ｎに形成する。この第１のシリコン基板
１の抵抗が０．０１Ω１以下のＰ型であることが望まし
い理由は、次の工程でなす選択エツチングにおけるエツ
チングレートの選択比を確保するためである。

このとき、単結晶層５と第１のシリコン基板１との間に
厚さ約１ｎのオートドープ層１１が不可避的に形成され
る。

１．１００°Ｃの酸化温度において、約１時間スチーム
酸化をなして単結晶層５上に二酸化シリコン層３を厚さ
０．５ｇに形成する。

第１ｂ図参照 第２の半導体基板２（この基板に要求される要件は熱膨
張係数がシリコン基板１と同一または近似しており、そ
の上に二酸化シリコン層が形成しうるか、または、二酸
化シリコン層との貼り合わせが可能であるということで
あり、シリコンまたは炭化シリコンが現実的である。）
に、所望により、１，１００’Ｃの酸化温度において、
約１時間スチーム酸化をなして二酸化シリコン層３を厚
さ０．５ｐ真に形成する。

なお、この１，１００℃の酸化温度において、約１時間
スチーム酸化をなして二酸化シリコン層３を厚さ０　、
５　ｐｍに形成する工程は必須ではなく、上記の第２の
半導体基板２自身に対し、次工程を適用してもよい。

第１Ｃ図参照 第１の半導体基板１（具体的には上記の第１のシリコン
基板１）と第２の半導体基板２（具体的には上記のシリ
コン基板または炭化シリコン基板）とを、二酸化シリコ
ン層３が相互に接触するように重ね合わせ、８８０〜１
．２００　’Ｃの温度において約１時間熱処理して二酸
化シリコン層３同志を貼り合わせて一体化する。

第１ｄ図参照 ケミカルメカニカル研磨法を使用して、第１の半導体基
板１（具体的には上記の第１のシリコン基板１）の厚さ
を５０〜２００　ｕに減少する。このケミカルメカニカ
ル研磨法を使用して減少される膜厚はなるべく大きい方
がよい（残留する膜厚は薄い方がよい）、残留している
膜厚が厚いと、次工程で選択エツチングする量が増加し
、処理時間短縮の効果が減殺されるばかりでなく、選択
エツチングする量が増加すると、表面特性も悪化するば
かりでなく、最終工程としてなされる仕上げ研磨量が増
加し、膜厚が不均一になりやすいからである。

第１ｅ図参照 フッ酸・硝酸・サク酸を１：３：８の割合で含むエッチ
ャントを使用してなす選択エツチング法を使用して、残
留している第１の半導体基板１（具体的には上記の第１
のシリコン基板１）を除去する。第１の半導体基板ｌ（
具体的には上記の第１のシリコン基Ｆｉ１　）とオート
ドープＩＷｌｉとは不純物濃度が大幅に相違するので、
選択エツチング法は、オートドープ層１１の上で停止す
る。

第１ｒ図参照 次に、フッ酸と硝酸を１：３０の割合に含む溶液あるい
は水酸化カリウム５０％水溶液のエッチャントを使用す
るウェットエツチング法、または、四フッ化炭素を反応
性ガスとするドライエツチング法を使用してオートドー
プ７１１１を除去する。

最後に、ケミカルメカニカル研磨法よりなる仕上げ研磨
を掻めて僅かになして、シリコン単結晶１１ｉ５上に不
可避的に僅かに形成されている凹凸を除去する。

〔発明の効果〕 以上説明せるとおり、本発明に係る半導体基板（貼り合
わせＳｏ＋基板）は、第１の半導体基板上に単結晶半導
体層を形成し、該単結晶半導体層上に酸化半導体層を形
成し、該酸化半導体層を第２の半導体基板、または、シ
リコンあるいは炭化シリコン（熱膨張係数が第１の半導
体基板と同一または近似しており、その上に第１の半導
体の層が形成しうるか、または、第１の半導体の層との
貼り合わせが可能である材料）の層に形成された酸化半
導体層と接触させながら加熱して、前記第２の半導体基
板と前記酸化半導体層とを接着して一体化し、ケミカル
メカニカル研磨法を使用して、前記第１の半導体基板の
厚さの大部分を除去し、選択エツチング法を使用して、
前記第１の半導体基板の厚さの残部を除去し、次に、非
選択性エツチング法を使用して、前記第１の半導体基板
と前記酸化半導体層との間に不可避的に形成されていた
オートドープ層を除去して製造すること−されているの
で、薄膜化に要する時間が短く（研磨法の効果）、素子
が形成されること−なる半導体面はエピタキシャル成長
された半導体単結晶層であり、凹凸を発生させる可能性
のあるエツチング工程にはあまり曝されないので、この
素子が形成されること＼なる半導体面の表面特性は良好
である。

【図面の簡単な説明】

第１ａ−１ｓ図は、本発明の一実施例に係る半導体基板
の製造方法の主要工程図である。 １・・・第１の半導体基板（抵抗が０．Ｏ１Ω１以下の
ｐ型シリコン基板）、 ２・・・第２の半導体基板（シリコンまたは炭化シリコ
ン基板）、 ３・・・酸化半導体層（二酸化シリコン層）、５・・・
半導体単結晶層（その中に素子が形成される層）、 １１・・・酸化半導体層（二酸化シリコン層）の形成工
程において、不可避的に形成されるオートドープ層。

Claims (1)

1. 【特許請求の範囲】 ［１］第１の半導体基板（１）上に単結晶半導体層（５
   ）を形成し、 該単結晶半導体層（５）上に酸化半導体層（３）を形成
   し、 該酸化半導体層（３）を第２の半導体基板（２）と接触
   させながら加熱して、前記第２の半導体基板（２）と前
   記酸化半導体層（３）とを接着して一体化し、 ケミカルメカニカル研磨法を使用して、前記第１の半導
   体基板（１）の厚さの大部分を除去し、選択エッチング
   法を使用して、前記第１の半導体基板（１）の厚さの残
   部を除去し、 非選択性エッチング法を使用して、前記第１の半導体基
   板（１）と前記酸化半導体層（３）との間に不可避的に
   形成されていたオートドープ層（１１）を除去する工程
   を有することを特徴とする半導体基板の製造方法。 ［２］前記第２の半導体基板（２）が前記酸化半導体層
   （３）に接触する面にも酸化半導体層（３）を形成する
   工程を有する ことを特徴とする特許請求の範囲第１項記載の半導体基
   板の製造方法。 ［３］前記第２の半導体基板（２）はシリコン基板また
   は炭化シリコン基板である ことを特徴とする特許請求の範囲第２項記載の半導体基
   板の製造方法。