JPH04148525A - Ｓｏｉ基板およびその製造方法 - Google Patents
Ｓｏｉ基板およびその製造方法Info
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- JPH04148525A JPH04148525A JP27242590A JP27242590A JPH04148525A JP H04148525 A JPH04148525 A JP H04148525A JP 27242590 A JP27242590 A JP 27242590A JP 27242590 A JP27242590 A JP 27242590A JP H04148525 A JPH04148525 A JP H04148525A
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- silicide layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＳＯＩ基板およびその製造方法に係り、特に埋込み層と
して金属シリサイドを設けたＳＯＩ基板およびその製造
方法に関し、 厚さが薄く低抵抗層の埋込み層を有するＳＯＩ基板およ
びその製造方法を提供することを目的とし、 絶縁層上に金属シリサイド層およびシリコン基板を順次
配設してなること、及び基板上に絶縁層を形成して第１
部材を形成し、一方シリコン基板上に金属シリサイド層
を形成した後、該金属シリサイド層表面を平坦化した第
２部材を形成し、次に前記第１部材の絶縁層表面と前記
第２部材の金属シリサイド層表面とを接触させるように
前記第１部材と第２部材とを接着することを構成とする
。
して金属シリサイドを設けたＳＯＩ基板およびその製造
方法に関し、 厚さが薄く低抵抗層の埋込み層を有するＳＯＩ基板およ
びその製造方法を提供することを目的とし、 絶縁層上に金属シリサイド層およびシリコン基板を順次
配設してなること、及び基板上に絶縁層を形成して第１
部材を形成し、一方シリコン基板上に金属シリサイド層
を形成した後、該金属シリサイド層表面を平坦化した第
２部材を形成し、次に前記第１部材の絶縁層表面と前記
第２部材の金属シリサイド層表面とを接触させるように
前記第１部材と第２部材とを接着することを構成とする
。
本発明はＳＯＩ基板およびその製造方法に係り特に埋込
み層として金属シリサイドを設けたＳ。
み層として金属シリサイドを設けたＳ。
Ｉ基板およびその製造方法に関するものである。
近年のコンピュータの高速化、高密度化に伴い、５ＤＩ
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）基板に
よる半導体装置間の電気的な素子間分離と埋込み層の低
抵抗化が要求されている。
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）基板に
よる半導体装置間の電気的な素子間分離と埋込み層の低
抵抗化が要求されている。
ＳＯＩ基板を製造する方法の一つとして、張り合せ法が
ある。この方法を用いて埋込み層を有するＳＯＩ基板を
作るには例えば上部に８１０２層を有する支持Ｓｉ基板
と上部に不純物を注入した埋込み層を有する単結晶シリ
コン基板とからなる二つの基板を約８００〜９００℃程
度の高温度中でそれぞれの上部を例えば１００Ｖパルス
静電接着法により張り合わせることによってなされる。
ある。この方法を用いて埋込み層を有するＳＯＩ基板を
作るには例えば上部に８１０２層を有する支持Ｓｉ基板
と上部に不純物を注入した埋込み層を有する単結晶シリ
コン基板とからなる二つの基板を約８００〜９００℃程
度の高温度中でそれぞれの上部を例えば１００Ｖパルス
静電接着法により張り合わせることによってなされる。
ＳＯＩ基板内に形成される埋込み層は不純物導入後、ア
ニールによって該不純物を拡散することによって形成さ
れる。
ニールによって該不純物を拡散することによって形成さ
れる。
上記のようなＳＯＩ基板内に低抵抗部の埋込み層を不純
物導入によって形成する場合、その埋込み層の厚さを厚
くしなければならなかった。しかしながら、埋込み層が
厚くなると半導体装置間を電気的に分離するためのＵ字
溝構造が深くなるため形成困難となった。
物導入によって形成する場合、その埋込み層の厚さを厚
くしなければならなかった。しかしながら、埋込み層が
厚くなると半導体装置間を電気的に分離するためのＵ字
溝構造が深くなるため形成困難となった。
本発明は厚さが薄く低抵抗層の埋込み層を有するＳＯＩ
基板およびその製造方法を提供することを目的とする。
基板およびその製造方法を提供することを目的とする。
上記課題は本発明によれば絶縁層上に金属シリサイド層
及びシリコン基板を順次配設してなることを特徴とする
ＳＯＩ基板によって解決される。
及びシリコン基板を順次配設してなることを特徴とする
ＳＯＩ基板によって解決される。
本発明で金属シリサイド層を設けるのはＳＯＩ基板内で
低抵抗の埋込み層として利用するためである。本発明で
は上記金属シリサイド層がチタンシリサイド、あるいは
タンタルシリサイド、からなるのが好ましい。
低抵抗の埋込み層として利用するためである。本発明で
は上記金属シリサイド層がチタンシリサイド、あるいは
タンタルシリサイド、からなるのが好ましい。
また上記金属シリサイド層の厚さが０．０５〜０．１烏
であるのが厚さが薄い埋込み層（低抵抗層）を得るため
に好ましい。
であるのが厚さが薄い埋込み層（低抵抗層）を得るため
に好ましい。
更に上記課題は本発明によれば基板上に絶縁層を形成し
て第１部材を形成し、一方シリコン基板上に金属シリサ
イド層を形成した後、該金属シリサイド層表面を平坦化
した第２部材を形成し、次に前記第１部材の絶縁層表面
と前記第２部材の金属シリサイド層表面とを接触させる
ように前記第１部材と第２！ＩＢ材とを接着することを
特徴とするＳＯＩ基板の製造方法によって解決される。
て第１部材を形成し、一方シリコン基板上に金属シリサ
イド層を形成した後、該金属シリサイド層表面を平坦化
した第２部材を形成し、次に前記第１部材の絶縁層表面
と前記第２部材の金属シリサイド層表面とを接触させる
ように前記第１部材と第２！ＩＢ材とを接着することを
特徴とするＳＯＩ基板の製造方法によって解決される。
本発明で金属シリサイド層表面を平坦化するのは第１部
材と９Ｊ２部材の接着強度を高めるために必要であり、
その接着はパルス静電接着法が好ましい。
材と９Ｊ２部材の接着強度を高めるために必要であり、
その接着はパルス静電接着法が好ましい。
以下本発明の実施例を図面を参照して説明する。
第１図は、本発明に係るＳＯＩ基板の製造方法を説明す
るたｔの工程断面図であり、特に第１図（ｄ）は本発明
に係るＳＯＩ基板の一実施例を示す。すなわち、第１図
（ｄ）によって５１基板ｌ上に５ｉｎ２膜２、チタンシ
リサイド層４．及びＳ１単結晶基板３からなるＳＯＩ基
板が示されている。
るたｔの工程断面図であり、特に第１図（ｄ）は本発明
に係るＳＯＩ基板の一実施例を示す。すなわち、第１図
（ｄ）によって５１基板ｌ上に５ｉｎ２膜２、チタンシ
リサイド層４．及びＳ１単結晶基板３からなるＳＯＩ基
板が示されている。
以下そのＳＯＩ基板の製造方法を説明する。
まず第１図（ａ）に示すように５００−の厚さのＳｉ基
板１表面を熱酸化することにより厚さ１ｆ＠の５ｉｎ２
膜２を形成する。
板１表面を熱酸化することにより厚さ１ｆ＠の５ｉｎ２
膜２を形成する。
次に第１図（ｂ）に示すように８１単結晶基板３上にチ
タンをスパッタリングによって約０．１５７−の厚さに
堆積してチタン層４を形成し次に６００℃〜８００℃の
温度でチタン層４をシリサイド化し、チタンシリサイド
層４６を形成しその表面Ａをコロイダルシリカ等の研磨
剤を用いて約０．０５Ｊ−研磨し平坦化する（第１図（
Ｃ））。
タンをスパッタリングによって約０．１５７−の厚さに
堆積してチタン層４を形成し次に６００℃〜８００℃の
温度でチタン層４をシリサイド化し、チタンシリサイド
層４６を形成しその表面Ａをコロイダルシリカ等の研磨
剤を用いて約０．０５Ｊ−研磨し平坦化する（第１図（
Ｃ））。
次に第１図（ｄ）に示すようにＳｉ基板１に５１０２膜
２を形成した部材Ｉと、Ｓｉ単結晶基板３にチタンシリ
サイド層４．を形成した部材■とをパルス静電接着法に
よって接着した。その条件は基板間にパルス電圧１００
Ｖを印加しなから１０−’Ｐａの減圧下でＳｉＣ／Ｃヒ
ータ５により８００℃の温度で行った。
２を形成した部材Ｉと、Ｓｉ単結晶基板３にチタンシリ
サイド層４．を形成した部材■とをパルス静電接着法に
よって接着した。その条件は基板間にパルス電圧１００
Ｖを印加しなから１０−’Ｐａの減圧下でＳｉＣ／Ｃヒ
ータ５により８００℃の温度で行った。
このようにして張り合わせ強度が大きなＳ○工基板を得
ることができた。
ることができた。
以上説明した様に本発明によれば、金属シリサイドを有
するＳＯＩ基板を製造でき、基板内部の埋込み層の抵抗
を下げることができ、さらに、埋込み層を薄くできる。
するＳＯＩ基板を製造でき、基板内部の埋込み層の抵抗
を下げることができ、さらに、埋込み層を薄くできる。
よって、このＳＯＩ基板上に製造した半導体装置を高速
化、高密度化でき、かつその製造工程を簡単化できる。
化、高密度化でき、かつその製造工程を簡単化できる。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
必の工程断面図である。 １・・・８１基板、 ２・・・５１０２
膜、３・・・Ｓｉ単結晶基板、 ４・・・チタ
ン層、４１・・・チタンシリサイド層、 ５・・・ヒ
ータ。 ｌ・・・ＳＩ基板 ４・・・チタン層２・・・
５ＩＯ４４ｍ・・・チタンシリサイド層３・・・別車結
晶基板 ５・・・ヒータ第１ 図
必の工程断面図である。 １・・・８１基板、 ２・・・５１０２
膜、３・・・Ｓｉ単結晶基板、 ４・・・チタ
ン層、４１・・・チタンシリサイド層、 ５・・・ヒ
ータ。 ｌ・・・ＳＩ基板 ４・・・チタン層２・・・
５ＩＯ４４ｍ・・・チタンシリサイド層３・・・別車結
晶基板 ５・・・ヒータ第１ 図
Claims (1)
- 【特許請求の範囲】 １、絶縁層上に金属シリサイド層及びシリコン基板を順
次配設してなることを特徴とするＳＯＩ基板。 ２、前記金属シリサイド層がチタンシリサイド、あるい
はタンタルシリサイド、からなることを特徴とする請求
項１記載のＳＯＩ基板。 ３、前記金属シリサイド層の厚さが０．０５〜０．１μ
ｍであることを特徴とする請求項１記載のＳＯＩ基板。 ４、基板上に絶縁層を形成して第１部材を形成し、一方
シリコン基板上に金属シリサイド層を形成した後、該金
属シリサイド層表面を平坦化した第２部材を形成し、次
に前記第１部材の絶縁層表面と前記第２部材の金属シリ
サイド層表面とを接触させるように前記第１部材と第２
部材とを接着することを特徴とするＳＯＩ基板の製造方
法。 ５、前記接着をパルス静電接着法によって行うことを特
徴とする請求項４記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27242590A JPH04148525A (ja) | 1990-10-12 | 1990-10-12 | Ｓｏｉ基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27242590A JPH04148525A (ja) | 1990-10-12 | 1990-10-12 | Ｓｏｉ基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04148525A true JPH04148525A (ja) | 1992-05-21 |
Family
ID=17513734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27242590A Pending JPH04148525A (ja) | 1990-10-12 | 1990-10-12 | Ｓｏｉ基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04148525A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997011492A1 (fr) * | 1995-09-20 | 1997-03-27 | Hitachi, Ltd. | Dispositif a semi-conducteurs et son procede de fabrication |
| WO1997049131A1 (en) * | 1996-06-20 | 1997-12-24 | Btg International Limited | Semiconductor device with buried conductive silicide layer |
| KR100225494B1 (ko) * | 1995-12-11 | 1999-10-15 | 김덕중 | 정전 접합 장치(aiv electrostatic bonding device) |
| US6255731B1 (en) | 1997-07-30 | 2001-07-03 | Canon Kabushiki Kaisha | SOI bonding structure |
| US8877603B2 (en) | 2012-03-30 | 2014-11-04 | International Business Machines Corporation | Semiconductor-on-oxide structure and method of forming |
-
1990
- 1990-10-12 JP JP27242590A patent/JPH04148525A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997011492A1 (fr) * | 1995-09-20 | 1997-03-27 | Hitachi, Ltd. | Dispositif a semi-conducteurs et son procede de fabrication |
| KR100225494B1 (ko) * | 1995-12-11 | 1999-10-15 | 김덕중 | 정전 접합 장치(aiv electrostatic bonding device) |
| WO1997049131A1 (en) * | 1996-06-20 | 1997-12-24 | Btg International Limited | Semiconductor device with buried conductive silicide layer |
| US6255731B1 (en) | 1997-07-30 | 2001-07-03 | Canon Kabushiki Kaisha | SOI bonding structure |
| US8877603B2 (en) | 2012-03-30 | 2014-11-04 | International Business Machines Corporation | Semiconductor-on-oxide structure and method of forming |
| US9299769B2 (en) | 2012-03-30 | 2016-03-29 | Globalfoundries Inc. | Semiconductor-on-oxide structure and method of forming |
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