JPS5892254A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5892254A JPS5892254A JP19114581A JP19114581A JPS5892254A JP S5892254 A JPS5892254 A JP S5892254A JP 19114581 A JP19114581 A JP 19114581A JP 19114581 A JP19114581 A JP 19114581A JP S5892254 A JPS5892254 A JP S5892254A
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Links
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- 229910052710 silicon Inorganic materials 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- Engineering & Computer Science (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体素子の集積度を向上させた半導体装
置に関するものである。
置に関するものである。
従来のこの種の装置として第１図のようなものがあつ九
０図において、０）はＭＯＳ）フンジスタ領域、（２）
はパイボーフトランジスタ領域を示し、（萄は基板、（
４）はフローフイングコレクタ％（６）はエビタキＶヤ
μのシリコン層、ＩＢ）は酸化膜分離層。
０図において、０）はＭＯＳ）フンジスタ領域、（２）
はパイボーフトランジスタ領域を示し、（萄は基板、（
４）はフローフイングコレクタ％（６）はエビタキＶヤ
μのシリコン層、ＩＢ）は酸化膜分離層。
＋７１ 、！： （８１はそれぞれＭＯＳ ）フンジス
タのソースとドレインの領域、１９１ 、１１０１およ
び（１１１は七れぞれパイボーフトランジスタのコレク
タ、ペース、エミッタの領域、 Ｑ２１ 、 Ｑ：４は
それぞれＭＯＳ）フンジスタのゲート酸化膜およびゲー
ト金属、（Ｉ４はバツＶベーション層、６ｍは各電極を
示す。
タのソースとドレインの領域、１９１ 、１１０１およ
び（１１１は七れぞれパイボーフトランジスタのコレク
タ、ペース、エミッタの領域、 Ｑ２１ 、 Ｑ：４は
それぞれＭＯＳ）フンジスタのゲート酸化膜およびゲー
ト金属、（Ｉ４はバツＶベーション層、６ｍは各電極を
示す。
図のように形成された半導体素子は、同一素子内にＭＯ
Ｓ）フンジスタとパイボーットランジスタの２種類の能
動素子を有し、各々のトランジスタの特徴を活かして用
いられている。この素子の形成プロセスは、同一のシリ
コンウニへ表面カ、ＭＯＳ）ランジスタの形成プロセス
とパイボーットランジスタ形成プロセスの混合にて処理
され。
Ｓ）フンジスタとパイボーットランジスタの２種類の能
動素子を有し、各々のトランジスタの特徴を活かして用
いられている。この素子の形成プロセスは、同一のシリ
コンウニへ表面カ、ＭＯＳ）ランジスタの形成プロセス
とパイボーットランジスタ形成プロセスの混合にて処理
され。
素子が同一平面内に形成される。
しかるに、このような構造を有する素子は、２次元平面
のみで形成されるために、極めて集積度の低いものであ
るという欠点、ならびに、同一面がＭＯＳおよびバイポ
ーラプロセスの２重のプロセスにより処理されるため、
良品歩留りの低いものになっているなどの欠点があった
。
のみで形成されるために、極めて集積度の低いものであ
るという欠点、ならびに、同一面がＭＯＳおよびバイポ
ーラプロセスの２重のプロセスにより処理されるため、
良品歩留りの低いものになっているなどの欠点があった
。
この発明は、）、記のような従来のものの欠点を除去す
るためになされたもので一バイボーフトランジスタとＭ
ＯＳ）フンジスタを積層構造にすることによシ、プロセ
スにおける良品歩留りが高く、高集積度の半導体装置を
提供することを目的としている。
るためになされたもので一バイボーフトランジスタとＭ
ＯＳ）フンジスタを積層構造にすることによシ、プロセ
スにおける良品歩留りが高く、高集積度の半導体装置を
提供することを目的としている。
この発明の一実施例を第２図に示す１図において（１）
〜妹は従来の実施例と同一のもの、または相当部分を示
し、０６１は単結晶層を、０ηは絶縁物層を示す。
〜妹は従来の実施例と同一のもの、または相当部分を示
し、０６１は単結晶層を、０ηは絶縁物層を示す。
図のような構造を持った素子は、まず（２）のパイボー
フトフンジスタ部分が、バイボーフプロセスによって形
成され、次に、そのバイポーラトランジスタの１に置か
れた絶縁物層（ｌηの上に単結晶層Ｈが形成される。こ
の単結晶層Ｏηに、ＭＯＳ）フンジスタα）が形成され
る。このような構造の素子は、能動素子が積層構造に形
成されるので、集積度が極めて向上する。また１Ｍ０８
）フンジスタとバイポーラトランジスタは、異った平面
で、それぞれ独自に形成されるので、繁雑なプロセスを
免れ、良品の歩留りが向とする。
フトフンジスタ部分が、バイボーフプロセスによって形
成され、次に、そのバイポーラトランジスタの１に置か
れた絶縁物層（ｌηの上に単結晶層Ｈが形成される。こ
の単結晶層Ｏηに、ＭＯＳ）フンジスタα）が形成され
る。このような構造の素子は、能動素子が積層構造に形
成されるので、集積度が極めて向上する。また１Ｍ０８
）フンジスタとバイポーラトランジスタは、異った平面
で、それぞれ独自に形成されるので、繁雑なプロセスを
免れ、良品の歩留りが向とする。
なお上記実施例では、バイポーラトランジスタの上にＭ
ＯＳ）フンジスタを形成する２層構造について述べたが
、バイポーラトランジスタのトニ。
ＯＳ）フンジスタを形成する２層構造について述べたが
、バイポーラトランジスタのトニ。
ＭＯＳ）フンジスタが数層型なる構造でもよい。
ま７’ｃＭＯ５）フンジスタの土にバイポーラトランジ
スタを形成するという逆の構造でも同様の効果が得られ
ることはいうまでもない。
スタを形成するという逆の構造でも同様の効果が得られ
ることはいうまでもない。
以とのように、この発明によれば、バイポーラトランジ
スタの上にＭＯ８Ｉ−ランジスタ全形成する積層構造を
もつことにより、高集積度で、良品歩留りの高い半導体
素子を得ることができる。
スタの上にＭＯ８Ｉ−ランジスタ全形成する積層構造を
もつことにより、高集積度で、良品歩留りの高い半導体
素子を得ることができる。
図において、α）はＭＯＳ）フンジスタ領域１）はパイ
ボーフトフンジスタ領域％（３）は基板、（４）はフロ
ーティングコレクタ、（５）はエピタキシャルのシリコ
ン層、（６）は酸化膜分離層、（７）はＭＯＳ ）フン
ジースタのソース領域、（８）はドレイン領域％（９１
はバイポーラトランジスタのコレクタ領域、＋＋ｏ＋は
ペース領域、（川は手ミッタ領域、０りはＭＯＳ）ラン
ジスタのゲート酸化膜、（ＩＪはゲート金１ｉｆｔ（，
０４１はパラＶぺ−ＶＢン膜、θ松は電極、０υは単結
晶層、（ｌηは絶縁層をそれぞれ示し、図において同じ
番号は同一物または相当部分を示す。
ボーフトフンジスタ領域％（３）は基板、（４）はフロ
ーティングコレクタ、（５）はエピタキシャルのシリコ
ン層、（６）は酸化膜分離層、（７）はＭＯＳ ）フン
ジースタのソース領域、（８）はドレイン領域％（９１
はバイポーラトランジスタのコレクタ領域、＋＋ｏ＋は
ペース領域、（川は手ミッタ領域、０りはＭＯＳ）ラン
ジスタのゲート酸化膜、（ＩＪはゲート金１ｉｆｔ（，
０４１はパラＶぺ−ＶＢン膜、θ松は電極、０υは単結
晶層、（ｌηは絶縁層をそれぞれ示し、図において同じ
番号は同一物または相当部分を示す。
代理人 弁理士 葛 野 信 −
Claims (1)
- 【特許請求の範囲】 ＬパイボーットランジスタとＭＯＳ）フ“ンジスタの積
層構造を有する半導体装置 ２パイボーラトフンジスタから成る第一の層とＭＯＳ
）ランジスタから成る第二の層の積層構造を有する半導
体装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19114581A JPS5892254A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19114581A JPS5892254A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5892254A true JPS5892254A (ja) | 1983-06-01 |
Family
ID=16269635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19114581A Pending JPS5892254A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5892254A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62254463A (ja) * | 1986-04-17 | 1987-11-06 | フエアチヤイルド セミコンダクタ コ−ポレ−シヨン | バイポ−ラ及びｍｏｓデバイスを有するスタテイツクメモリセル |
| US4939568A (en) * | 1986-03-20 | 1990-07-03 | Fujitsu Limited | Three-dimensional integrated circuit and manufacturing method thereof |
| EP0652594A1 (de) * | 1993-11-05 | 1995-05-10 | Siemens Aktiengesellschaft | Integrierte Schaltungsanordnung mit Leistungsbauelement und Niederspannungsbauelementen |
| US5610094A (en) * | 1986-07-11 | 1997-03-11 | Canon Kabushiki Kaisha | Photoelectric conversion device |
-
1981
- 1981-11-27 JP JP19114581A patent/JPS5892254A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4939568A (en) * | 1986-03-20 | 1990-07-03 | Fujitsu Limited | Three-dimensional integrated circuit and manufacturing method thereof |
| JPS62254463A (ja) * | 1986-04-17 | 1987-11-06 | フエアチヤイルド セミコンダクタ コ−ポレ−シヨン | バイポ−ラ及びｍｏｓデバイスを有するスタテイツクメモリセル |
| US5610094A (en) * | 1986-07-11 | 1997-03-11 | Canon Kabushiki Kaisha | Photoelectric conversion device |
| EP0652594A1 (de) * | 1993-11-05 | 1995-05-10 | Siemens Aktiengesellschaft | Integrierte Schaltungsanordnung mit Leistungsbauelement und Niederspannungsbauelementen |
| US5473181A (en) * | 1993-11-05 | 1995-12-05 | Siemens Aktiengesellschaft | Integrated circuit arrangement having at least one power component and low-voltage components |
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