JPS59115555A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS59115555A JPS59115555A JP57223975A JP22397582A JPS59115555A JP S59115555 A JPS59115555 A JP S59115555A JP 57223975 A JP57223975 A JP 57223975A JP 22397582 A JP22397582 A JP 22397582A JP S59115555 A JPS59115555 A JP S59115555A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- integrated circuit
- semiconductor integrated
- insulating film
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Physics & Mathematics (AREA)
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- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は半導体集積回路に関し、特に絶縁膜上に付着
されたシリコン薄膜を構成要素とするトランジスタによ
って形成される半導体集積回路に関する。
されたシリコン薄膜を構成要素とするトランジスタによ
って形成される半導体集積回路に関する。
絶縁膜上に付着されたシリコン薄膜を構成要素と丁るト
ランジスタによって形成される半導体集積回路はＳＯＳ
技術あるいはＳＯＩ技術として実現される。その従来技
術による構造例をスタティックＲＡＭのメモリセルにつ
いて説明する。第１図にスタティックＲＡＭメモリセル
の平面図及び第２図に第１図ＡＡ’線での断面図を示し
ている。図中１は第１のシリコン薄膜で形成されている
トランジスタのソース，ドレイン，ゲート領域である。
ランジスタによって形成される半導体集積回路はＳＯＳ
技術あるいはＳＯＩ技術として実現される。その従来技
術による構造例をスタティックＲＡＭのメモリセルにつ
いて説明する。第１図にスタティックＲＡＭメモリセル
の平面図及び第２図に第１図ＡＡ’線での断面図を示し
ている。図中１は第１のシリコン薄膜で形成されている
トランジスタのソース，ドレイン，ゲート領域である。
２は第２のシリコン膜で形成されているトランジスタの
ゲートである。３はソース，ドレインのＮ型拡散領域（
ＰチャネルでにＰ型）とアルミニウムとのコンタクト孔
である。４はアルミニウムの配線である。なおアルミニ
ウムの配線部分は図中の煩雑を避けるために一部分しか
描いていないが図中の縦方向に伸びるものである。また
厳密にいえば第１と第２のシリコン膜の直接接触部分が
必要であるがここでは本発明と直接関係がないので省略
した。また第２図の５Ｆｉシリコンウエーノｈを示して
いる。
ゲートである。３はソース，ドレインのＮ型拡散領域（
ＰチャネルでにＰ型）とアルミニウムとのコンタクト孔
である。４はアルミニウムの配線である。なおアルミニ
ウムの配線部分は図中の煩雑を避けるために一部分しか
描いていないが図中の縦方向に伸びるものである。また
厳密にいえば第１と第２のシリコン膜の直接接触部分が
必要であるがここでは本発明と直接関係がないので省略
した。また第２図の５Ｆｉシリコンウエーノｈを示して
いる。
従来技術にあっては５シリコンウエーノＳは単なる支持
台の役目の入でその電気的性質は集積回路の特性に無関
係であった。
台の役目の入でその電気的性質は集積回路の特性に無関
係であった。
ところで第１．２図中のアルミニウム配線４はＶｓｓラ
インとなっている。
インとなっている。
このメモリセルで１ｊＶｓｓラインの他に２本のデータ
線が縦方向に走シ都合３本のアルミ配線があるため集積
度の向上と歩留、りの向上に障害となるものである。
線が縦方向に走シ都合３本のアルミ配線があるため集積
度の向上と歩留、りの向上に障害となるものである。
この発明は上述したアルミニウム配線の多さを少なくし
たもので高集積化と高歩留シが可能な半導体集積回路を
提供するものである。
たもので高集積化と高歩留シが可能な半導体集積回路を
提供するものである。
この発明の内容は一定電位、たとえばＶｓｓ、にあるア
ルミニウム配線を除去しそのかわ）にシリコンウェーハ
自身をその一定電位、ｆｃとえばＶＳ８に保ちデベイス
下部から配線の役割を果てものである。
ルミニウム配線を除去しそのかわ）にシリコンウェーハ
自身をその一定電位、ｆｃとえばＶＳ８に保ちデベイス
下部から配線の役割を果てものである。
一定電位、たとえばＶＳＳのアルミニウム配線をなくす
ことができるので高集積化、高歩留り達成が可能となる
。
ことができるので高集積化、高歩留り達成が可能となる
。
スタティックＲＡＭメモリセルに本発明を適用した実施
例を第３図を使って説明する。なお第３図は従来例第２
図と等価な図面である。第１のシリコン薄膜１の上部に
開孔してシリコン薄膜１とアルミニウムの接触をとるか
わりにＮ型のシリコンウェーハ５と第１のシリコン薄膜
１との間の絶縁膜に孔６を作り第１のシリコン薄膜１と
７リコンウエーハ５との間を直接接触させる。その結果
シリコンウェーハ自身は一定電位、ｆＣとえばＶＳＳの
電位の配線となる。これは２次元的広がシをもつので抵
抗値は小さくできる。尚、シリコンウェーハは、そのま
ま用いてもよいし、表面部分かＮ型となっているエビウ
ェー７１であっても良い。
例を第３図を使って説明する。なお第３図は従来例第２
図と等価な図面である。第１のシリコン薄膜１の上部に
開孔してシリコン薄膜１とアルミニウムの接触をとるか
わりにＮ型のシリコンウェーハ５と第１のシリコン薄膜
１との間の絶縁膜に孔６を作り第１のシリコン薄膜１と
７リコンウエーハ５との間を直接接触させる。その結果
シリコンウェーハ自身は一定電位、ｆＣとえばＶＳＳの
電位の配線となる。これは２次元的広がシをもつので抵
抗値は小さくできる。尚、シリコンウェーハは、そのま
ま用いてもよいし、表面部分かＮ型となっているエビウ
ェー７１であっても良い。
第１図は、絶縁膜上に付着されたシリコン薄膜を構成要
素とするトランジスタによ多形成される従来方式のスタ
ティックＲＡＭメモリセルの平面図、第２図はそのＡ
−Ａ’における断面図、第３図は本発明による断面図で
ある。 図において、１・・・第１のシリコン薄膜、２・・・第
２のシリコン薄膜、３・・・シリコン薄膜とアルミニウ
ムのコンタクト孔、４・・・アルミニウム配線、５・・
・シリコンウェーハ・、６・・・第１のシリコン薄膜ト
シリコンウエーノ・との間の直接接触用コンタクト孔。 代理人弁理士 則 近 憲 佑 他１名２ １；
素とするトランジスタによ多形成される従来方式のスタ
ティックＲＡＭメモリセルの平面図、第２図はそのＡ
−Ａ’における断面図、第３図は本発明による断面図で
ある。 図において、１・・・第１のシリコン薄膜、２・・・第
２のシリコン薄膜、３・・・シリコン薄膜とアルミニウ
ムのコンタクト孔、４・・・アルミニウム配線、５・・
・シリコンウェーハ・、６・・・第１のシリコン薄膜ト
シリコンウエーノ・との間の直接接触用コンタクト孔。 代理人弁理士 則 近 憲 佑 他１名２ １；
Claims (4)
- （１）シリコンウェーハ表面上におかれた絶縁膜の上に
、一層あるいは２層以上のシリコン薄膜を構成要素とし
て形成されているトランジスタ及び配線部分からなる半
導体集積回路において、前記シＩＪ ：Ｉンウエーハは
絶縁膜上のシリコン薄Ｈの一部と、絶縁膜に作られた開
孔部分を通して接続されていることを特徴とする半導体
集積回路。 - （２）シリコンウェーハの表面部分がＮ型となっている
エビウェーハであることを特徴とする特許許請求の範囲
第１項記載の半導体集積回路。 - （３）シリコンウェーハの電位が一定電位に保たれてい
る前記特許請求の範囲第１項記載の半導体集積回路。 - （４）エビウェーハのＮ型表面部分が一定電位に保たれ
ている前記特許請求の範囲第２項記載の半導体集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223975A JPS59115555A (ja) | 1982-12-22 | 1982-12-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223975A JPS59115555A (ja) | 1982-12-22 | 1982-12-22 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59115555A true JPS59115555A (ja) | 1984-07-04 |
Family
ID=16806605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57223975A Pending JPS59115555A (ja) | 1982-12-22 | 1982-12-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59115555A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6310557U (ja) * | 1986-07-08 | 1988-01-23 |
-
1982
- 1982-12-22 JP JP57223975A patent/JPS59115555A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6310557U (ja) * | 1986-07-08 | 1988-01-23 |
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