JPH03187241A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03187241A JPH03187241A JP32585489A JP32585489A JPH03187241A JP H03187241 A JPH03187241 A JP H03187241A JP 32585489 A JP32585489 A JP 32585489A JP 32585489 A JP32585489 A JP 32585489A JP H03187241 A JPH03187241 A JP H03187241A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置に係り、特にＳ ＯＩ （Ｓｉｌｉｃｏｎ
０ｎＩｎｓｕ１．ａｔｏｒ）構造トランジスタゲート
からの素子分離構造に関し、 Ｓ○■素子の基板電位を外部から固定することを目的と
し、 絶縁層上に素子形成用半導体基板を含んでなる半導体装
置において、前記素子の素子分離領域を、前記素子形成
用半導体基板下の前記絶縁層に接続する分離領域と、前
記絶縁層に接続しない絶縁領域とを含んで設けたことを
構成とする。
０ｎＩｎｓｕ１．ａｔｏｒ）構造トランジスタゲート
からの素子分離構造に関し、 Ｓ○■素子の基板電位を外部から固定することを目的と
し、 絶縁層上に素子形成用半導体基板を含んでなる半導体装
置において、前記素子の素子分離領域を、前記素子形成
用半導体基板下の前記絶縁層に接続する分離領域と、前
記絶縁層に接続しない絶縁領域とを含んで設けたことを
構成とする。
本発明は半導体装置に係り、特にＳ ＯＩ （Ｓｉｌｉ
ｃｏｎＯｎ Ｉｎ５ｕｌａｔｏｒ）構造トランジスタゲ
ートからの素子分離構造に関する。
ｃｏｎＯｎ Ｉｎ５ｕｌａｔｏｒ）構造トランジスタゲ
ートからの素子分離構造に関する。
従来絶縁膜上に形成された単結晶シリコン（Ｓ○■構造
）にトランジスタを形成する際約３０００人程度の薄い
Ｓｉ層（Ｓｉ基板）を用いていた。その理由は １）ＭＯＳ）ランジスタのソース・ドレインである拡散
層をＳｉ基板下の絶縁膜まで到達させることで拡散層の
寄生容量を減少させ、デバイスの高速化が図れる、 ２〉下の絶縁膜まで達する素子分離を行うことで、各素
子間を完全に電気的に分離をすることができる、 等によるものである。
）にトランジスタを形成する際約３０００人程度の薄い
Ｓｉ層（Ｓｉ基板）を用いていた。その理由は １）ＭＯＳ）ランジスタのソース・ドレインである拡散
層をＳｉ基板下の絶縁膜まで到達させることで拡散層の
寄生容量を減少させ、デバイスの高速化が図れる、 ２〉下の絶縁膜まで達する素子分離を行うことで、各素
子間を完全に電気的に分離をすることができる、 等によるものである。
しかしながら、上記の如く絶縁膜上に薄いＳｉ基板を形
成した構造とすると、トランジスタのゲート下のＳ１基
板のチャネル領域の電位を素子形成領域外部から制御、
固定（補填）することが出来ず、フローティングとなり
デバイス特性の変動を招いていた。
成した構造とすると、トランジスタのゲート下のＳ１基
板のチャネル領域の電位を素子形成領域外部から制御、
固定（補填）することが出来ず、フローティングとなり
デバイス特性の変動を招いていた。
本発明はＳＯＩ素子の基板電位を外部から固定すること
を目的とする。
を目的とする。
上記課題は本発明によれば絶縁層上に素子形成用半導体
基板を含んでなる半導体装置において、前記素子の素子
分離領域を、前記素子形成用半導体基板下の前記絶縁層
に接続する分離領域と、前記絶縁層に接続しない絶縁領
域とを含んで設けたことを特徴とする半導体装置によっ
て解決される。
基板を含んでなる半導体装置において、前記素子の素子
分離領域を、前記素子形成用半導体基板下の前記絶縁層
に接続する分離領域と、前記絶縁層に接続しない絶縁領
域とを含んで設けたことを特徴とする半導体装置によっ
て解決される。
本発明ではＳＯＩ素子のＭＯＳトランジスタの素子分離
に好ましく用いられる。また本発明で設けられる、素子
形成用半導体基板下の絶縁層に接続する分離領域（厚さ
の大きな深い分離領域）と、該絶縁層に接続しない絶縁
領域〈厚さの小さな浅い分離領域）は、選択酸化膜（Ｌ
ｏｃｕｓ法による）からなるのが好ましい。浅い分離領
域下の素子形成基板の部位は素子形成領域外部からＡ１
等の適当な導電材料によって電気的に導通される。
に好ましく用いられる。また本発明で設けられる、素子
形成用半導体基板下の絶縁層に接続する分離領域（厚さ
の大きな深い分離領域）と、該絶縁層に接続しない絶縁
領域〈厚さの小さな浅い分離領域）は、選択酸化膜（Ｌ
ｏｃｕｓ法による）からなるのが好ましい。浅い分離領
域下の素子形成基板の部位は素子形成領域外部からＡ１
等の適当な導電材料によって電気的に導通される。
本発明によれば一部の絶縁分離領域下の素子形成領域を
トランジスタ領域から引き出すことが可能となる。
トランジスタ領域から引き出すことが可能となる。
以下本発明の実施例を図面に基づいて説明する。
第１図は本発明の１実施例を示す断面図であり、第２図
は第１図の平面図であり、第１図は第２図のＡ−Ａ’部
部面面ある。
は第１図の平面図であり、第１図は第２図のＡ−Ａ’部
部面面ある。
第１図に示すようにＳｉ基板１上に約１００００人の厚
さのＳｉｎ、膜（絶縁膜）２を設け、その上に、約０．
３μの厚さのＳｉ単結晶からなる素子形成基板３が設け
られ該基板３の一方の側に約０．３７−の厚さの浅い分
離（ＬＯＣＯ３）領域４、他方の側に５１０２膜２に達
する約０．６ＪＲｎの厚さの深い分離（ＬＯＣＯ３）領
域５が設けられている。素子形成基板３及び各分離領域
４．５上に約２００人の厚さのＳｉＯ□ゲート絶縁膜１
２、そしてその上に多結晶Ｓ ｉ （ｐｏｌｙｓｉ）か
らなるゲート６が設けられている。
さのＳｉｎ、膜（絶縁膜）２を設け、その上に、約０．
３μの厚さのＳｉ単結晶からなる素子形成基板３が設け
られ該基板３の一方の側に約０．３７−の厚さの浅い分
離（ＬＯＣＯ３）領域４、他方の側に５１０２膜２に達
する約０．６ＪＲｎの厚さの深い分離（ＬＯＣＯ３）領
域５が設けられている。素子形成基板３及び各分離領域
４．５上に約２００人の厚さのＳｉＯ□ゲート絶縁膜１
２、そしてその上に多結晶Ｓ ｉ （ｐｏｌｙｓｉ）か
らなるゲート６が設けられている。
第２図において、素子形成領域７に対してゲート６が重
なる領域がトランジスタのチャネル領域となる、前述の
ＬＯＣＯ３の浅い分離領域４はこのチャネル領域に対し
て５１０２膜２迄到達しない状態で設けられている。こ
の浅い分離領域４の下に素子形成基板３があり、この部
位の基板３を介して素子領域７外から基板電位のコンタ
クトを行うことができる。
なる領域がトランジスタのチャネル領域となる、前述の
ＬＯＣＯ３の浅い分離領域４はこのチャネル領域に対し
て５１０２膜２迄到達しない状態で設けられている。こ
の浅い分離領域４の下に素子形成基板３があり、この部
位の基板３を介して素子領域７外から基板電位のコンタ
クトを行うことができる。
本実施例の製造方法としては、従来のＳ○工素子構造の
製造においてＬＯＣＯ３分離領域を一方の側で浅い領域
が形成した時点で酸化を終了し、他の一方は更に酸化を
続けて形成すればよい。
製造においてＬＯＣＯ３分離領域を一方の側で浅い領域
が形成した時点で酸化を終了し、他の一方は更に酸化を
続けて形成すればよい。
第３図は本発明の他の実施例を示す断面図である。
本実施例では第３図に示すように第２図と同様な分離を
行い、浅い分離３内に基板とコンタクトするため溝を掘
り、溝内に導電材例えばＡＪを形成し、コンタクト８が
形成されている。
行い、浅い分離３内に基板とコンタクトするため溝を掘
り、溝内に導電材例えばＡＪを形成し、コンタクト８が
形成されている。
第４図は本発明の更に他の実施例を示す断面図である。
第４図に示すように素子分離としてＳｉｎ、膜（絶縁膜
）２まで到達しない浅いＬＯＣＯ３分離領域４を一様に
形成し、深い分離を行う部分には浅いＬＯＣＯ３内に絶
縁膜２に達する溝を掘り、溝内に絶縁体９を形成し、深
い分離領域５が形成されている。
）２まで到達しない浅いＬＯＣＯ３分離領域４を一様に
形成し、深い分離を行う部分には浅いＬＯＣＯ３内に絶
縁膜２に達する溝を掘り、溝内に絶縁体９を形成し、深
い分離領域５が形成されている。
第５図及び第６図は厚さの異なるＬＯＣＯ３を形成する
方法を説明するためのそれぞれ平面図及び第５図中のＢ
−Ｂ断面図である。
方法を説明するためのそれぞれ平面図及び第５図中のＢ
−Ｂ断面図である。
Ｌ［１ＣＯＳ領域のバターニングをする際に厚いＬＯＣ
［ＩＳ領域のみマスク層を除去し、薄いＬＯＣＯ３部は
厚いＬＯＣＯ３に挟まれた幅の狭いマスク層を残すよう
なパターン１０を用いる。これをＬＯＣＯ３形成のため
の酸化を行うと、厚いＬＯＣＯ３端からバーズビークが
ひろがり、厚いＬＯＣＯ３間隔が狭い部分ではこのバー
ズビークがつながり薄い酸化膜が形成され、その下には
基板３が残る。このようにして浅い分離領域４と深い分
離領域５が形成される。
［ＩＳ領域のみマスク層を除去し、薄いＬＯＣＯ３部は
厚いＬＯＣＯ３に挟まれた幅の狭いマスク層を残すよう
なパターン１０を用いる。これをＬＯＣＯ３形成のため
の酸化を行うと、厚いＬＯＣＯ３端からバーズビークが
ひろがり、厚いＬＯＣＯ３間隔が狭い部分ではこのバー
ズビークがつながり薄い酸化膜が形成され、その下には
基板３が残る。このようにして浅い分離領域４と深い分
離領域５が形成される。
以上説明した様に本発明によればトランジスタ等のＳ○
■素子の基板電位を外部から補填、あるいは固定するこ
とが可能となり、従来のフローティングを防止でき、デ
バイス特性を安定化させることができる。
■素子の基板電位を外部から補填、あるいは固定するこ
とが可能となり、従来のフローティングを防止でき、デ
バイス特性を安定化させることができる。
第１図は本発明のｌ実施例を示す断面図であり、第２図
は第１図の平面図であり、上記第■図は第２図のＡ−Ａ
部断面であり、 第３図は本発明の他の実施例を示す断面図であり、第４
図はさらに他の実施例を示す断面図であり、 第５図及び第６図は厚さの異なるＬＯＣＯ３を形成する
方法を説明するためのそれぞれ平面図及び第５図中のＢ
−Ｂ断面図である。 １・・・支持基板、 ２・・・Ｓｉ［１２膜（絶
縁膜）、３・・・素子形成基板、 ４・・・浅い分離
領域、５・・・深い分離領域、 ６・・・ゲート、
７・・・素子（ＭＯＳ）ランジスタ）形成領域、８・・
・ＬＯ（’Ｏ３中に溝を掘り導電材を形成した基板コン
タクト、 ９・・・ＬＯＣＯ３中に溝を掘り絶縁体を形成した深い
分離領域、 １０・・・ＬＯＣＯ３用マスクパターン。 第 図 −Ａ 第 図 ８・・・ＬＯＣＯＳ中に溝を堀り導電材を形成した基板
コンタクト ９・・・ＬＯＣＯＳ中１こ溝を堀り絶縁体を形成した深
い分離領域
は第１図の平面図であり、上記第■図は第２図のＡ−Ａ
部断面であり、 第３図は本発明の他の実施例を示す断面図であり、第４
図はさらに他の実施例を示す断面図であり、 第５図及び第６図は厚さの異なるＬＯＣＯ３を形成する
方法を説明するためのそれぞれ平面図及び第５図中のＢ
−Ｂ断面図である。 １・・・支持基板、 ２・・・Ｓｉ［１２膜（絶
縁膜）、３・・・素子形成基板、 ４・・・浅い分離
領域、５・・・深い分離領域、 ６・・・ゲート、
７・・・素子（ＭＯＳ）ランジスタ）形成領域、８・・
・ＬＯ（’Ｏ３中に溝を掘り導電材を形成した基板コン
タクト、 ９・・・ＬＯＣＯ３中に溝を掘り絶縁体を形成した深い
分離領域、 １０・・・ＬＯＣＯ３用マスクパターン。 第 図 −Ａ 第 図 ８・・・ＬＯＣＯＳ中に溝を堀り導電材を形成した基板
コンタクト ９・・・ＬＯＣＯＳ中１こ溝を堀り絶縁体を形成した深
い分離領域
Claims (1)
- 【特許請求の範囲】 １、絶縁層上に素子形成用半導体基板を含んでなる半導
体装置において、 前記素子の素子分離領域を、前記素子形成用半導体基板
下の前記絶縁層に接続する分離領域と、前記絶縁層に接
続しない絶縁領域とを含んで設けたことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32585489A JPH03187241A (ja) | 1989-12-18 | 1989-12-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32585489A JPH03187241A (ja) | 1989-12-18 | 1989-12-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03187241A true JPH03187241A (ja) | 1991-08-15 |
Family
ID=18181363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32585489A Pending JPH03187241A (ja) | 1989-12-18 | 1989-12-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03187241A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6727552B2 (en) | 1993-07-05 | 2004-04-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
-
1989
- 1989-12-18 JP JP32585489A patent/JPH03187241A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6727552B2 (en) | 1993-07-05 | 2004-04-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
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