JPH0582779A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH0582779A JPH0582779A JP24006791A JP24006791A JPH0582779A JP H0582779 A JPH0582779 A JP H0582779A JP 24006791 A JP24006791 A JP 24006791A JP 24006791 A JP24006791 A JP 24006791A JP H0582779 A JPH0582779 A JP H0582779A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- semiconductor region
- region
- source
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 短チャネル効果を抑えながら電界効果トラン
ジスタを微細化する。 【構成】 ゲート電極５０の側面に沿って基板表面７５
より上方にＬＤＤ領域２０、２１またはチャネル領域２
２、２３を拡張する。これにより実質的な素子の長さが
ゲート電極５０の底面の長さより大きくなる。
ジスタを微細化する。 【構成】 ゲート電極５０の側面に沿って基板表面７５
より上方にＬＤＤ領域２０、２１またはチャネル領域２
２、２３を拡張する。これにより実質的な素子の長さが
ゲート電極５０の底面の長さより大きくなる。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
に関する。
に関する。
【０００２】
【従来の技術】金属−絶縁膜−半導体電界効果トランジ
スタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎ
ｓｉｓｔｏｒ；ＭＩＳＦＥＴ）は、集積回路（ＩＣ）を
構成する主要な能動素子である。集積回路の処理速度と
機能は、そこで用いられるＦＥＴの寸法の縮小と回路の
高密度化により著しく向上させることができるため、Ｆ
ＥＴの微細化が進められており、近年ではそのゲート長
（ゲート電極の長さ）が０．５μｍ以下という極めて微
細なものが実用化されようとしている。
スタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎ
ｓｉｓｔｏｒ；ＭＩＳＦＥＴ）は、集積回路（ＩＣ）を
構成する主要な能動素子である。集積回路の処理速度と
機能は、そこで用いられるＦＥＴの寸法の縮小と回路の
高密度化により著しく向上させることができるため、Ｆ
ＥＴの微細化が進められており、近年ではそのゲート長
（ゲート電極の長さ）が０．５μｍ以下という極めて微
細なものが実用化されようとしている。
【０００３】ＦＥＴの微細化を進めていくにつれ、短チ
ャネル効果（チャネル長が短くなるとＦＥＴがオフ状態
になりにくくなる現象）を抑えることが次第に困難とな
ってきた。短チャネル効果を抑えるには基板の不純物濃
度を上げ、ゲート絶縁膜を薄くすればよいのだが、ＦＥ
Ｔの微細化の進展にともない、第１の方法では素子のし
きい値電圧が高くなりすぎ、第２の方法ではゲート絶縁
膜の信頼性確保が難しくなる。また、製造上チャネル長
はばらつくが、微細化によりそのばらつきの大きさが素
子の設計チャネル長に比べて無視できなくなっているこ
とも短チャネル効果抑圧を困難にしている。
ャネル効果（チャネル長が短くなるとＦＥＴがオフ状態
になりにくくなる現象）を抑えることが次第に困難とな
ってきた。短チャネル効果を抑えるには基板の不純物濃
度を上げ、ゲート絶縁膜を薄くすればよいのだが、ＦＥ
Ｔの微細化の進展にともない、第１の方法では素子のし
きい値電圧が高くなりすぎ、第２の方法ではゲート絶縁
膜の信頼性確保が難しくなる。また、製造上チャネル長
はばらつくが、微細化によりそのばらつきの大きさが素
子の設計チャネル長に比べて無視できなくなっているこ
とも短チャネル効果抑圧を困難にしている。
【０００４】上記の困難に対応するため、通常は半導体
基板内部に形成されるソースとドレインを、基板上に堆
積された半導体領域に形成することが提案されている。
このような素子の試作に関する発表としては、例えば１
９８４年の国際電子素子会議（Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ Ｅｌｅｃｔｒｏｎ ＤｅｖｉｃｅｓＭｅｅｔｉｎ
ｇ）におけるワング（Ｓ．Ｓ．Ｗａｎｇ）らの発表（同
会議予稿集ｐ．６３４）、１９８８年の国際電子素子会
議におけるヤマダ（Ｔ．Ｙａｍａｄａ）らの発表（同会
議予稿集ｐ．３５）がある。
基板内部に形成されるソースとドレインを、基板上に堆
積された半導体領域に形成することが提案されている。
このような素子の試作に関する発表としては、例えば１
９８４年の国際電子素子会議（Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ Ｅｌｅｃｔｒｏｎ ＤｅｖｉｃｅｓＭｅｅｔｉｎ
ｇ）におけるワング（Ｓ．Ｓ．Ｗａｎｇ）らの発表（同
会議予稿集ｐ．６３４）、１９８８年の国際電子素子会
議におけるヤマダ（Ｔ．Ｙａｍａｄａ）らの発表（同会
議予稿集ｐ．３５）がある。
【０００５】上述の提案によるソース・ドレインせり上
げ型ＦＥＴの例を図２を参照して説明する。ソース・ド
レインせり上げ型ＦＥＴの断面図を図２（Ａ）に示し
た。また比較のため、通常使用されている、せり上げ構
造を有しない、低濃度ソース・ドレイン（Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ ｓｏｕｒｃｅ ａｎｄ Ｄｒａｉｎ；
ＬＤＤ）領域を持つＦＥＴを図２（Ｂ）に示した。本願
の図面では、層間絶縁膜、配線といった本発明と本質的
に関係しない部分は省略した。ソース・ドレインせり上
げ型ＦＥＴにおいては、通常基板内部に形成される高濃
度のソース１０とドレイン１１を基板７０の表面７５よ
り上に持ち上げる形で形成する。ソース１０とドレイン
１１の不純物は製造の過程で基板中にも広がり、ソース
とドレインが基板内に広がった領域１０ｂ、１１ｂが存
在する。本構造においては基板内のソース１０ｂと基板
内のドレイン１１ｂの基板表面からの深さおよびその横
方向の広がりを製造上小さくすることができる。すなわ
ち、ソース１０とドレイン１１への不純物導入をイオン
注入により行う場合は、領域１０ａと１１ａの厚さ分だ
け領域１０ｂと１１ｂの深さが減少し、ソース領域１０
とドレイン領域１１への不純物導入を領域１０ａと１１
ａの堆積と同時に行う場合は、領域１０ｂと１１ｂは領
域１０ａと１１ａからの不純物の固相拡散によって形成
されるため、その深さは直接イオン注入を行う従来構造
の素子と比べて抑えられる。従って図２（Ａ）の構造に
おいては短チャネル効果が図２（Ｂ）の従来構造の素子
と比較して抑えられる。なおＬＤＤ領域３２と３３は、
元来電界の集中を緩和してホットキャリアの発生による
素子の長期的な劣化を抑えるために導入されたものだ
が、図２（Ａ）においてはゲート絶縁膜４２直下のチャ
ネル領域と、ソース１０およびドレイン１１とを電気的
に接続する働きを担っている。また図中の４０はゲート
側面絶縁膜、４３はキャップ絶縁膜、６０はＬＯＣＯＳ
酸化膜である。
げ型ＦＥＴの例を図２を参照して説明する。ソース・ド
レインせり上げ型ＦＥＴの断面図を図２（Ａ）に示し
た。また比較のため、通常使用されている、せり上げ構
造を有しない、低濃度ソース・ドレイン（Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ ｓｏｕｒｃｅ ａｎｄ Ｄｒａｉｎ；
ＬＤＤ）領域を持つＦＥＴを図２（Ｂ）に示した。本願
の図面では、層間絶縁膜、配線といった本発明と本質的
に関係しない部分は省略した。ソース・ドレインせり上
げ型ＦＥＴにおいては、通常基板内部に形成される高濃
度のソース１０とドレイン１１を基板７０の表面７５よ
り上に持ち上げる形で形成する。ソース１０とドレイン
１１の不純物は製造の過程で基板中にも広がり、ソース
とドレインが基板内に広がった領域１０ｂ、１１ｂが存
在する。本構造においては基板内のソース１０ｂと基板
内のドレイン１１ｂの基板表面からの深さおよびその横
方向の広がりを製造上小さくすることができる。すなわ
ち、ソース１０とドレイン１１への不純物導入をイオン
注入により行う場合は、領域１０ａと１１ａの厚さ分だ
け領域１０ｂと１１ｂの深さが減少し、ソース領域１０
とドレイン領域１１への不純物導入を領域１０ａと１１
ａの堆積と同時に行う場合は、領域１０ｂと１１ｂは領
域１０ａと１１ａからの不純物の固相拡散によって形成
されるため、その深さは直接イオン注入を行う従来構造
の素子と比べて抑えられる。従って図２（Ａ）の構造に
おいては短チャネル効果が図２（Ｂ）の従来構造の素子
と比較して抑えられる。なおＬＤＤ領域３２と３３は、
元来電界の集中を緩和してホットキャリアの発生による
素子の長期的な劣化を抑えるために導入されたものだ
が、図２（Ａ）においてはゲート絶縁膜４２直下のチャ
ネル領域と、ソース１０およびドレイン１１とを電気的
に接続する働きを担っている。また図中の４０はゲート
側面絶縁膜、４３はキャップ絶縁膜、６０はＬＯＣＯＳ
酸化膜である。
【０００６】
【発明が解決しようとする課題】ソースとドレインを基
板表面より上にせり上げた図２（Ａ）の構造は、短チャ
ネル効果をある程度軽減することができる。しかし、こ
の構造は本質的に高濃度のソースとドレインを浅くする
だけであり、素子のチャネル長はゲート長より長くなる
ことはなく、その効果には限界がある。
板表面より上にせり上げた図２（Ａ）の構造は、短チャ
ネル効果をある程度軽減することができる。しかし、こ
の構造は本質的に高濃度のソースとドレインを浅くする
だけであり、素子のチャネル長はゲート長より長くなる
ことはなく、その効果には限界がある。
【０００７】
【課題を解決するための手段】本願第１の発明の電界効
果トランジスタは、半導体基板と、前記基板上面に形成
されたゲート絶縁膜と、前記ゲート絶縁膜上面に形成さ
れたゲート電極と、前記ゲート電極の側面の全部または
一部を覆う側面絶縁膜と、前記側面絶縁膜をはさんで前
記ゲート電極と反対側に配置され前記半導体基板の上面
に接する半導体領域Ａと、前記半導体領域Ａと接する半
導体領域Ｂと、を有し、前記半導体領域Ｂがソースまた
はドレイン電極として働き、前記半導体領域Ａが前記半
導体領域Ｂと同一伝導型であり、正味の不純物濃度が前
記半導体領域Ａにおいて前記半導体領域Ｂより低いこと
を特徴とする。
果トランジスタは、半導体基板と、前記基板上面に形成
されたゲート絶縁膜と、前記ゲート絶縁膜上面に形成さ
れたゲート電極と、前記ゲート電極の側面の全部または
一部を覆う側面絶縁膜と、前記側面絶縁膜をはさんで前
記ゲート電極と反対側に配置され前記半導体基板の上面
に接する半導体領域Ａと、前記半導体領域Ａと接する半
導体領域Ｂと、を有し、前記半導体領域Ｂがソースまた
はドレイン電極として働き、前記半導体領域Ａが前記半
導体領域Ｂと同一伝導型であり、正味の不純物濃度が前
記半導体領域Ａにおいて前記半導体領域Ｂより低いこと
を特徴とする。
【０００８】第２の発明の電界効果トランジスタは、半
導体基板と、前記基板上面に形成されたゲート絶縁膜
と、前記ゲート絶縁膜上面に形成されたゲート電極と、
前記ゲート電極の側面の全部または一部を覆う側面絶縁
膜と、前記側面絶縁膜の側面と前記半導体基板の上面と
に接する半導体領域Ａ’と、前記半導体領域Ａ’と接す
る半導体領域Ｂ’と、を有し、前記半導体領域Ｂ’がソ
ースまたはドレイン電極として働き、前記半導体領域
Ａ’が前記半導体領域Ｂ’と異なる伝導型であることを
特徴とする。
導体基板と、前記基板上面に形成されたゲート絶縁膜
と、前記ゲート絶縁膜上面に形成されたゲート電極と、
前記ゲート電極の側面の全部または一部を覆う側面絶縁
膜と、前記側面絶縁膜の側面と前記半導体基板の上面と
に接する半導体領域Ａ’と、前記半導体領域Ａ’と接す
る半導体領域Ｂ’と、を有し、前記半導体領域Ｂ’がソ
ースまたはドレイン電極として働き、前記半導体領域
Ａ’が前記半導体領域Ｂ’と異なる伝導型であることを
特徴とする。
【０００９】
【作用】本発明による電界効果トランジスタは、ＬＤＤ
領域あるいはチャネル領域が基板内のみならずゲート電
極側面に沿って上方にまで拡張された構造を有する。こ
のため、一定のゲート長で比較して、その実質的な素子
の長さを、従来の平面型トランジスタおよび高濃度のソ
ースとドレインのみをせり上げたトランジスタより長く
することが出来る。また、ゲート電極側方の半導体領域
の厚さを選択することにより、ＬＤＤ領域あるいはチャ
ネル領域の拡張量、従って短チャネル効果を抑制する効
果の大きさ、を自由に設定することができる。
領域あるいはチャネル領域が基板内のみならずゲート電
極側面に沿って上方にまで拡張された構造を有する。こ
のため、一定のゲート長で比較して、その実質的な素子
の長さを、従来の平面型トランジスタおよび高濃度のソ
ースとドレインのみをせり上げたトランジスタより長く
することが出来る。また、ゲート電極側方の半導体領域
の厚さを選択することにより、ＬＤＤ領域あるいはチャ
ネル領域の拡張量、従って短チャネル効果を抑制する効
果の大きさ、を自由に設定することができる。
【００１０】
【実施例】以下、第１の発明の実施例を、図１を参照し
て説明する。図２（Ａ）に示した従来のせり上げ型トラ
ンジスタとの違いは、高濃度のソース１０およびドレイ
ン１１とシリコン基板７０との間に、ソース・ドレイン
と同一伝導型（ｎチャネル素子であればｎ型、ｐチャネ
ル素子であればｐ型）でその正味の不純物濃度がソース
１０とドレイン１１より低い半導体領域、すなわちせり
上げＬＤＤ領域２０と２１が挿入されている点である。
ＬＤＤ領域は短チャネル効果を抑える効果があり、その
効果はＬＤＤ領域が長いほど大きい。本実施例では、同
一ゲート電極長で従来より大きなＬＤＤ領域長が得られ
るため、効果的に短チャネル効果を抑えることができ
る。各領域の典型的な値としては高濃度ソース１０、ド
レイン１１は濃度１０2 0 ｃｍ- 3 、せり上げＬＤＤ領
域２０、２１は濃度３×１０1 8 ｃｍ- 3 、厚さ１００
ｎｍ、側面絶縁膜４０は厚さ７５ｎｍ、ゲート電極底面
の長さ０．２５μｍ、せり上げ部−チャネル間接続領域
３０、３１の濃度３×１０18 ｃｍ- 3 である。
て説明する。図２（Ａ）に示した従来のせり上げ型トラ
ンジスタとの違いは、高濃度のソース１０およびドレイ
ン１１とシリコン基板７０との間に、ソース・ドレイン
と同一伝導型（ｎチャネル素子であればｎ型、ｐチャネ
ル素子であればｐ型）でその正味の不純物濃度がソース
１０とドレイン１１より低い半導体領域、すなわちせり
上げＬＤＤ領域２０と２１が挿入されている点である。
ＬＤＤ領域は短チャネル効果を抑える効果があり、その
効果はＬＤＤ領域が長いほど大きい。本実施例では、同
一ゲート電極長で従来より大きなＬＤＤ領域長が得られ
るため、効果的に短チャネル効果を抑えることができ
る。各領域の典型的な値としては高濃度ソース１０、ド
レイン１１は濃度１０2 0 ｃｍ- 3 、せり上げＬＤＤ領
域２０、２１は濃度３×１０1 8 ｃｍ- 3 、厚さ１００
ｎｍ、側面絶縁膜４０は厚さ７５ｎｍ、ゲート電極底面
の長さ０．２５μｍ、せり上げ部−チャネル間接続領域
３０、３１の濃度３×１０18 ｃｍ- 3 である。
【００１１】せり上げ部−チャネル間接続領域３０と３
１は、ソース・ドレインと同一の伝導型となるよう不純
物を導入した基板領域である。これらは図２（Ａ）にお
けるＬＤＤ領域３２、３３と同様に、せり上げＬＤＤ領
域２０および２２とゲート直下のチャネル部分とを電気
的に接続する働きをする。ゲート側面絶縁膜４０が十分
薄く、ゲート電極からの電界で側面絶縁膜４０の下の基
板表面に反転層が形成される場合には接続領域３０と３
１とを設けないことも可能である。
１は、ソース・ドレインと同一の伝導型となるよう不純
物を導入した基板領域である。これらは図２（Ａ）にお
けるＬＤＤ領域３２、３３と同様に、せり上げＬＤＤ領
域２０および２２とゲート直下のチャネル部分とを電気
的に接続する働きをする。ゲート側面絶縁膜４０が十分
薄く、ゲート電極からの電界で側面絶縁膜４０の下の基
板表面に反転層が形成される場合には接続領域３０と３
１とを設けないことも可能である。
【００１２】以上ではソース側とドレイン側を同一構造
とする例を示したが、非対称構造としたり、ソース側と
ドレイン側のうち一方を従来構造とすることも可能であ
る。
とする例を示したが、非対称構造としたり、ソース側と
ドレイン側のうち一方を従来構造とすることも可能であ
る。
【００１３】第２の発明の実施例をやはり図１を参照し
て説明する。本実施例では高濃度のソース１０およびド
レイン１１との間に、ソース・ドレインと異なる伝導型
（ｎチャネル素子ではｐ型または真性、ｐチャネル素子
ではｎ型または真性）の半導体領域、すなわちせり上げ
チャネル領域２２と２３が挿入される。本実施例では、
これらせり上げチャネル領域２２と２３の、ゲート側面
絶縁膜４０と接する界面には、ゲート電極５０に電圧を
印加したとき反転層が形成される必要がある。そこで領
域２２と２３の不純物濃度、および側面絶縁膜４０の厚
さと材質を、通常ＭＩＳＦＥＴのチャネル部分を設計す
るのと同様の方法により適切に選択する。本実施例で
は、チャネル領域をゲート電極の側面に沿って拡張する
ことにより、同一ゲート寸法でチャネル長を自由に延ば
すことができ、短チャネル効果から逃れることができ
る。せり上げチャネル領域２２、２３の典型的な値は濃
度１×１０1 6 ｃｍ- 3 、厚さ１００ｎｍ、このときの
側面絶縁膜４０はＳｉＯ2 を用いた場合厚さ３０ｎｍ
で、他の領域の値は第１の発明の実施例と同じである。
せり上げ部−チャネル間接続領域３０と３１を設ける理
由は第１の発明の実施例の場合と同じである。また領域
３０と３１とを設けないことも同様に可能である。ま
た、ソース側とドレイン側の構造を非対称とすること、
ソース側とドレイン側のうち一方を従来構造とすること
も可能である。
て説明する。本実施例では高濃度のソース１０およびド
レイン１１との間に、ソース・ドレインと異なる伝導型
（ｎチャネル素子ではｐ型または真性、ｐチャネル素子
ではｎ型または真性）の半導体領域、すなわちせり上げ
チャネル領域２２と２３が挿入される。本実施例では、
これらせり上げチャネル領域２２と２３の、ゲート側面
絶縁膜４０と接する界面には、ゲート電極５０に電圧を
印加したとき反転層が形成される必要がある。そこで領
域２２と２３の不純物濃度、および側面絶縁膜４０の厚
さと材質を、通常ＭＩＳＦＥＴのチャネル部分を設計す
るのと同様の方法により適切に選択する。本実施例で
は、チャネル領域をゲート電極の側面に沿って拡張する
ことにより、同一ゲート寸法でチャネル長を自由に延ば
すことができ、短チャネル効果から逃れることができ
る。せり上げチャネル領域２２、２３の典型的な値は濃
度１×１０1 6 ｃｍ- 3 、厚さ１００ｎｍ、このときの
側面絶縁膜４０はＳｉＯ2 を用いた場合厚さ３０ｎｍ
で、他の領域の値は第１の発明の実施例と同じである。
せり上げ部−チャネル間接続領域３０と３１を設ける理
由は第１の発明の実施例の場合と同じである。また領域
３０と３１とを設けないことも同様に可能である。ま
た、ソース側とドレイン側の構造を非対称とすること、
ソース側とドレイン側のうち一方を従来構造とすること
も可能である。
【００１４】なお本発明はＳＯＩ（Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ ｏｎＩｎｓｕｌａｔｏｒ）ＭＩＳＦＥＴに対
しても用いることができる。
ｃｔｏｒ ｏｎＩｎｓｕｌａｔｏｒ）ＭＩＳＦＥＴに対
しても用いることができる。
【００１５】
【発明の効果】以上説明したように、本発明によるトラ
ンジスタはＬＤＤ領域またはチャネル領域をゲート電極
の側面に沿って上方に延長するため、実質的に素子の長
さをゲート電極底面の平面寸法（ゲート長）より長くし
短チャネル効果を抑えることができる。このため、しき
い値電圧が高くなりすぎる、ゲート絶縁膜が薄く成りす
ぎるといった短チャネル効果抑制の副作用を避けなが
ら、トランジスタの占有面積を縮小することができる。
ンジスタはＬＤＤ領域またはチャネル領域をゲート電極
の側面に沿って上方に延長するため、実質的に素子の長
さをゲート電極底面の平面寸法（ゲート長）より長くし
短チャネル効果を抑えることができる。このため、しき
い値電圧が高くなりすぎる、ゲート絶縁膜が薄く成りす
ぎるといった短チャネル効果抑制の副作用を避けなが
ら、トランジスタの占有面積を縮小することができる。
【図１】本発明の実施例を説明するための断面図であ
る。
る。
【図２】従来のソース・ドレインせり上げ型ＭＩＳＦＥ
Ｔおよび比較のための通常ＬＤＤ・ＭＩＳＦＥＴの断面
図である。
Ｔおよび比較のための通常ＬＤＤ・ＭＩＳＦＥＴの断面
図である。
１０ 高濃度ソース １１ 高濃度ドレイン ２０、２１ せり上げＬＤＤ領域 ２２、２３ せり上げチャネル領域 ３０、３１ せり上げ部−チャネル間接続領域 ３２、３３ ＬＤＤ領域 ４０ ゲート側面絶縁膜 ４２ ゲート絶縁膜 ４３ キャップ絶縁膜 ５０ ゲート電極 ６０ 素子分離絶縁膜 ７０ 半導体基板 ７５ 半導体基板表面
Claims (2)
- 【請求項１】 半導体上面に形成されたゲート絶縁膜
と、前記ゲート絶縁膜上面に形成されたゲート電極と、
前記ゲート電極の側面の全部または一部を覆う側面絶縁
膜と、前記側面絶縁膜をはさんで前記ゲート電極と反対
側に配置され前記半導体上面に接する半導体領域Ａと、
前記半導体領域Ａと接する半導体領域Ｂと、を有し、前
記半導体領域Ｂがソースまたはドレイン電極として働
き、前記半導体領域Ａが前記半導体領域Ｂと同一伝導型
であり、正味の不純物濃度が前記半導体領域Ａにおいて
前記半導体領域Ｂより低いことを特徴とする電界効果ト
ランジスタ。 - 【請求項２】 半導体上面に形成されたゲート絶縁膜
と、前記ゲート絶縁膜上面に形成されたゲート電極と、
前記ゲート電極の側面の全部または一部を覆う側面絶縁
膜と、前記側面絶縁膜の側面と前記半導体上面とに接す
る半導体領域Ａ’と、前記半導体領域Ａ’と接する半導
体領域Ｂ’と、を有し、前記半導体領域Ｂ’がソースま
たはドレイン電極として働き、前記半導体領域Ａ’が前
記半導体領域Ｂ’と異なる伝導型であることを特徴とす
る電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03240067A JP3123140B2 (ja) | 1991-09-20 | 1991-09-20 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03240067A JP3123140B2 (ja) | 1991-09-20 | 1991-09-20 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0582779A true JPH0582779A (ja) | 1993-04-02 |
| JP3123140B2 JP3123140B2 (ja) | 2001-01-09 |
Family
ID=17053998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03240067A Expired - Lifetime JP3123140B2 (ja) | 1991-09-20 | 1991-09-20 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3123140B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339476A (ja) * | 2005-06-03 | 2006-12-14 | Elpida Memory Inc | 半導体装置及びその製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3544833B2 (ja) | 1997-09-18 | 2004-07-21 | 株式会社東芝 | 半導体装置及びその製造方法 |
-
1991
- 1991-09-20 JP JP03240067A patent/JP3123140B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339476A (ja) * | 2005-06-03 | 2006-12-14 | Elpida Memory Inc | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3123140B2 (ja) | 2001-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0176202B1 (ko) | 에스.오.아이형 트랜지스터 및 그 제조방법 | |
| US7400016B2 (en) | Semiconductor device realizing characteristics like a SOI MOSFET | |
| US4536947A (en) | CMOS process for fabricating integrated circuits, particularly dynamic memory cells with storage capacitors | |
| JPH10242470A (ja) | 半導体装置及びその製造方法 | |
| US6506638B1 (en) | Vertical double gate transistor structure | |
| US6333541B1 (en) | MOSFET gate insulating films with oxynitride and oxide | |
| US6323110B2 (en) | Structure and fabrication process of silicon on insulator wafer | |
| US4853340A (en) | Semiconductor device isolated by a pair of field oxide regions | |
| JP2003092408A (ja) | 半導体集積回路の製造方法 | |
| US5242849A (en) | Method for the fabrication of MOS devices | |
| JP3491805B2 (ja) | 半導体装置の製造方法 | |
| JPH0653513A (ja) | 半導体装置および半導体集積回路装置 | |
| JP3123140B2 (ja) | 電界効果トランジスタ | |
| US6175135B1 (en) | Trench contact structure of silicon on insulator | |
| KR100265049B1 (ko) | 에스.오.아이 소자의 모스 전계효과 트랜지스터 및제조방법 | |
| JPH067556B2 (ja) | Ｍｉｓ型半導体装置 | |
| JP2936536B2 (ja) | 半導体デバイスおよびその製造方法 | |
| JPH0794721A (ja) | 半導体装置及びその製造方法 | |
| JPH07273340A (ja) | Ｓｏｉ型トランジスタ | |
| KR100257709B1 (ko) | 에스.오.아이. 소자의 트랜지스터 제조방법 | |
| JPS61156830A (ja) | 半導体装置およびその製造方法 | |
| JP3462255B2 (ja) | 電界効果トランジスタ | |
| JP2680846B2 (ja) | 半導体記憶装置 | |
| KR100332473B1 (ko) | 반도체소자및그를이용한소자분리방법 | |
| JPH1187530A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000926 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071027 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081027 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091027 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091027 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101027 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111027 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |