JPH084107B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH084107B2 JPH084107B2 JP1700287A JP1700287A JPH084107B2 JP H084107 B2 JPH084107 B2 JP H084107B2 JP 1700287 A JP1700287 A JP 1700287A JP 1700287 A JP1700287 A JP 1700287A JP H084107 B2 JPH084107 B2 JP H084107B2
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- semiconductor device
- silicon
- semiconductor substrate
- semiconductor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置に関し、特に微細なトレンチ型
分離を狭チャネル効果を生じさせることなく実現できる
ようにした半導体装置に関するものである。
分離を狭チャネル効果を生じさせることなく実現できる
ようにした半導体装置に関するものである。
第２図（ａ），（ｂ）はそれぞれ従来の半導体装置を
示す断面図、第２図（ｃ）は第２図（ａ）のII c−II c
領域を示す平面図である。この図において、１はp-型シ
リコン半導体基板、２は前記シリコン半導体基板１表面
に形成された溝、３は前記溝２中に埋め込まれた絶縁膜
（例えばシリコン酸化膜）、４はシリコン基板表面の溝
２の開口部周辺（第２図（ａ）参照）、あるいは溝２の
周辺全域（第２図（ｂ）参照）に形成されたp+型不純物
領域、５はシリコン半導体基板１上に形成されたゲート
絶縁膜、６はゲート絶縁膜５上に形成されゲート電極及
び配線となる多結晶シリコン膜、７はシリコン半導体基
板１表面に形成されソース，ドレイン領域となるn+型不
純物領域である。
示す断面図、第２図（ｃ）は第２図（ａ）のII c−II c
領域を示す平面図である。この図において、１はp-型シ
リコン半導体基板、２は前記シリコン半導体基板１表面
に形成された溝、３は前記溝２中に埋め込まれた絶縁膜
（例えばシリコン酸化膜）、４はシリコン基板表面の溝
２の開口部周辺（第２図（ａ）参照）、あるいは溝２の
周辺全域（第２図（ｂ）参照）に形成されたp+型不純物
領域、５はシリコン半導体基板１上に形成されたゲート
絶縁膜、６はゲート絶縁膜５上に形成されゲート電極及
び配線となる多結晶シリコン膜、７はシリコン半導体基
板１表面に形成されソース，ドレイン領域となるn+型不
純物領域である。
このような半導体装置では、シリコン半導体基板表面
に形成されたp+型不純物領域４の働きにより、素子間の
電気的な分離を良好に行なうとともに、さらにゲート電
極６のチャネル方向即ち分離領域３に沿う方向の電気的
分離をも良好に行なうことにより、トランジスタのソー
ス，ドレイン間の電気的分離が可能となっていた。
に形成されたp+型不純物領域４の働きにより、素子間の
電気的な分離を良好に行なうとともに、さらにゲート電
極６のチャネル方向即ち分離領域３に沿う方向の電気的
分離をも良好に行なうことにより、トランジスタのソー
ス，ドレイン間の電気的分離が可能となっていた。
上記のような従来の半導体装置では、素子間及びソー
ス，ドレイン間を電気的に分離するために、シリコン基
板表面にp+不純物領域４を形成していたが、この不純物
領域４がトランジスタのゲート電極の下にも形成されて
いるため、トランジスタのゲート幅が実質上狭くなり、
トランジスタの閾値電圧が高くなるという問題点があっ
た。
ス，ドレイン間を電気的に分離するために、シリコン基
板表面にp+不純物領域４を形成していたが、この不純物
領域４がトランジスタのゲート電極の下にも形成されて
いるため、トランジスタのゲート幅が実質上狭くなり、
トランジスタの閾値電圧が高くなるという問題点があっ
た。
この発明は、上記のような問題点を解決するためにな
されたもので、トランジスタのゲート幅を実質上狭くす
ることなく良好な電気的分離特性を得ることができる半
導体装置を得ることを目的としている。
されたもので、トランジスタのゲート幅を実質上狭くす
ることなく良好な電気的分離特性を得ることができる半
導体装置を得ることを目的としている。
この発明に係る半導体装置は、シリコン半導体基板表
面に形成された溝の下部には絶縁層を、該溝の上部には
上記半導体基板と同一の導電型の半導体層を埋め込んで
素子間を電気的に分離したものである。
面に形成された溝の下部には絶縁層を、該溝の上部には
上記半導体基板と同一の導電型の半導体層を埋め込んで
素子間を電気的に分離したものである。
この発明においては、シリコン半導体基板表面に形成
された溝の下部には絶縁層を、該溝の上部には上記半導
体基板と同一の導電型の半導体層を埋め込んで、素子間
を電気的に分離したから、不純物がトランジスタのチャ
ネル領域へ食み出すのを抑えることができ、これにより
チャネル幅の狭いトランジスタを形成した場合でも、閾
値電圧の上昇を防ぐことができる。
された溝の下部には絶縁層を、該溝の上部には上記半導
体基板と同一の導電型の半導体層を埋め込んで、素子間
を電気的に分離したから、不純物がトランジスタのチャ
ネル領域へ食み出すのを抑えることができ、これにより
チャネル幅の狭いトランジスタを形成した場合でも、閾
値電圧の上昇を防ぐことができる。
以下、この発明の実施例を図について説明する。
第１図（ａ）はこの発明の一実施例による半導体装置
を示す断面図、第１図（ｃ）は第１図（ａ）のI c−I c
領域を示す平面図である。この図において、第２図と同
一符号は同一部分を示し、p-型シリコン半導体基板１表
面に形成された溝（シリコン溝）２には、従来全て絶縁
膜３を埋め込み、この絶縁膜３の周辺又はその周辺の一
部にシリコン半導体基板１と同一の導電型つまりｐ型の
不純物領域４を形成していたが、この実施例装置では、
シリコン溝２の下方領域には絶縁膜３を埋め込むととも
に、素子分離特性に影響のある溝２の上方領域にはｐ型
多結晶シリコン膜８を埋め込み、素子間を電気的に分離
している。
を示す断面図、第１図（ｃ）は第１図（ａ）のI c−I c
領域を示す平面図である。この図において、第２図と同
一符号は同一部分を示し、p-型シリコン半導体基板１表
面に形成された溝（シリコン溝）２には、従来全て絶縁
膜３を埋め込み、この絶縁膜３の周辺又はその周辺の一
部にシリコン半導体基板１と同一の導電型つまりｐ型の
不純物領域４を形成していたが、この実施例装置では、
シリコン溝２の下方領域には絶縁膜３を埋め込むととも
に、素子分離特性に影響のある溝２の上方領域にはｐ型
多結晶シリコン膜８を埋め込み、素子間を電気的に分離
している。
次に作用効果について説明する。
このように本実施例ではp-型半導体基板１表面に形成
された溝２の下部には絶縁膜３を、該溝２の上部にはｐ
型多結晶シリコン８を埋め込んで素子間を分離したの
で、従来の半導体装置と同じ素子分離特性が得られるだ
けでなく、トランジスタのチャネル領域への不純物の食
み出しをなくすことができ、このためトランジスタのゲ
ート幅は素子分離領域で決まる長さとなり、特に短いゲ
ート幅が要求されるトランジスタにおいても、閾値電圧
が上昇するのを防ぐことができる。又、従来の半導体装
置では、不純物領域を独立した工程で形成していたが、
本実施例では、不純物領域つまり多結晶シリコン膜８を
溝２中に形成するため別個な不純物導入工程が不要とな
る。
された溝２の下部には絶縁膜３を、該溝２の上部にはｐ
型多結晶シリコン８を埋め込んで素子間を分離したの
で、従来の半導体装置と同じ素子分離特性が得られるだ
けでなく、トランジスタのチャネル領域への不純物の食
み出しをなくすことができ、このためトランジスタのゲ
ート幅は素子分離領域で決まる長さとなり、特に短いゲ
ート幅が要求されるトランジスタにおいても、閾値電圧
が上昇するのを防ぐことができる。又、従来の半導体装
置では、不純物領域を独立した工程で形成していたが、
本実施例では、不純物領域つまり多結晶シリコン膜８を
溝２中に形成するため別個な不純物導入工程が不要とな
る。
なお、上記実施例では、シリコン溝２の上部を全てｐ
型多結晶シリコンで埋め込んだ場合を示したが、このｐ
型多結晶シリコンはp-型シリコン半導体基板と接する領
域でのみ効力を発揮するため、第１図（ｂ）に示すよう
にシリコン溝２上部の側壁面及び該溝２の下部に埋め込
まれた絶縁膜３の上面に沿って多結晶シリコン膜８を形
成し、さらにシリコン溝２上部の残りの部分には、従来
通り絶縁膜３を埋め込みシリコン半導体基板表面を平坦
にしておくようにしてもよい。
型多結晶シリコンで埋め込んだ場合を示したが、このｐ
型多結晶シリコンはp-型シリコン半導体基板と接する領
域でのみ効力を発揮するため、第１図（ｂ）に示すよう
にシリコン溝２上部の側壁面及び該溝２の下部に埋め込
まれた絶縁膜３の上面に沿って多結晶シリコン膜８を形
成し、さらにシリコン溝２上部の残りの部分には、従来
通り絶縁膜３を埋め込みシリコン半導体基板表面を平坦
にしておくようにしてもよい。
以上のように、この発明にかかる半導体装置によれ
ば、シリコン半導体基板表面に形成された溝の下部には
絶縁層を、該溝の上部には上記半導体基板と同一の導電
型の半導体層を埋め込んで、素子間を電気的に分離した
ので、シリコン溝を素子分離に利用したときに生じる不
純物のトランジスタのチャネル領域への食み出しを抑え
ることができ、かつ良好な素子分離特性が得られるとい
う効果がある。
ば、シリコン半導体基板表面に形成された溝の下部には
絶縁層を、該溝の上部には上記半導体基板と同一の導電
型の半導体層を埋め込んで、素子間を電気的に分離した
ので、シリコン溝を素子分離に利用したときに生じる不
純物のトランジスタのチャネル領域への食み出しを抑え
ることができ、かつ良好な素子分離特性が得られるとい
う効果がある。
第１図はこの発明の実施例による半導体装置を説明する
ための図、第２図は従来の半導体装置を説明するための
図である。 図において、１はp-型シリコン半導体基板、２は半導体
基板表面に形成された溝、3,5はシリコン酸化膜、6,8は
多結晶シリコン膜、７はn+不純物領域である。 なお図中同一符号は同一又は相当部分を示す。
ための図、第２図は従来の半導体装置を説明するための
図である。 図において、１はp-型シリコン半導体基板、２は半導体
基板表面に形成された溝、3,5はシリコン酸化膜、6,8は
多結晶シリコン膜、７はn+不純物領域である。 なお図中同一符号は同一又は相当部分を示す。
Claims (2)
- 【請求項１】半導体基板表面に形成され素子間を分離す
るための溝を有する半導体装置において、 上記溝の下部には絶縁層を、該溝の上部には上記半導体
基板と同一の導電型を有する半導体層を埋め込んで素子
間を電気的に分離したことを特徴とする半導体装置。 - 【請求項２】上記半導体層は、上記溝の側壁面及び該溝
の下部に埋め込まれた絶縁膜の上面に沿って形成された
半導体膜であり、上記溝はその上部が該半導体膜とその
上に充填された絶縁膜とで満たされていることを特徴と
する特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1700287A JPH084107B2 (ja) | 1987-01-27 | 1987-01-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1700287A JPH084107B2 (ja) | 1987-01-27 | 1987-01-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63185041A JPS63185041A (ja) | 1988-07-30 |
| JPH084107B2 true JPH084107B2 (ja) | 1996-01-17 |
Family
ID=11931797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1700287A Expired - Lifetime JPH084107B2 (ja) | 1987-01-27 | 1987-01-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084107B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474591B1 (ko) * | 2002-04-23 | 2005-03-08 | 주식회사 하이닉스반도체 | 트렌치 분리 구조를 가지는 디램 셀 트랜지스터의 제조 방법 |
-
1987
- 1987-01-27 JP JP1700287A patent/JPH084107B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63185041A (ja) | 1988-07-30 |
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