JPS61292373A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61292373A JPS61292373A JP60134622A JP13462285A JPS61292373A JP S61292373 A JPS61292373 A JP S61292373A JP 60134622 A JP60134622 A JP 60134622A JP 13462285 A JP13462285 A JP 13462285A JP S61292373 A JPS61292373 A JP S61292373A
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- drain
- source
- curvature
- drain regions
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は絶縁ゲート型電界効果トランジスタ、特に高耐
圧構造トランジスタに関するものである。
圧構造トランジスタに関するものである。
従来の技術
絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳ）ラ
ンジスタと称す）の耐圧は、次の様な要因によって制限
されている。
ンジスタと称す）の耐圧は、次の様な要因によって制限
されている。
（１）ゲート近くのドレイン領域に生じる高電界部分で
の絶縁破壊 （功 ゲート絶縁膜の破壊 （′４ パンチスルー現象の発生 ゲート絶縁膜の厚い通常のＭＯＳ）ランジスタでは、上
述の要因のうちの（１）が耐圧を決めている場合が多く
、ゲート端部で電界集中が起り耐圧が低いという問題が
あった。そこで、ドレイン付近の電界集中を抑えて、高
耐圧化を実現する方策として、ドレイン付近のゲート絶
縁膜を厚くした構造が提案されている。
の絶縁破壊 （功 ゲート絶縁膜の破壊 （′４ パンチスルー現象の発生 ゲート絶縁膜の厚い通常のＭＯＳ）ランジスタでは、上
述の要因のうちの（１）が耐圧を決めている場合が多く
、ゲート端部で電界集中が起り耐圧が低いという問題が
あった。そこで、ドレイン付近の電界集中を抑えて、高
耐圧化を実現する方策として、ドレイン付近のゲート絶
縁膜を厚くした構造が提案されている。
発明が解決しようとする問題点
ドレイン付近のゲート絶縁膜を厚くする構造では、ゲー
ト絶縁膜内に薄い部分と厚い部分とを形成しなくて゛は
ならず、フォトエツチングの精度による制限のためチャ
ネル長が長くなってしまい微細化するのが困難である。
ト絶縁膜内に薄い部分と厚い部分とを形成しなくて゛は
ならず、フォトエツチングの精度による制限のためチャ
ネル長が長くなってしまい微細化するのが困難である。
また耐圧向上のための従来の技術では、トランジスタ領
域の面積に制限があり、高耐圧化を実現するために高集
積化が図れないという問題があった。
域の面積に制限があり、高耐圧化を実現するために高集
積化が図れないという問題があった。
問題点を解決するための手段
本発明は、半導体基板面に形成された側壁に所定の曲率
をもたせた凹形溝の底部に、ゲート絶縁膜及びゲート電
極を配置し、ノース及びドレイン領域は所定の曲率をも
つ基板領域に、ゲート端部に近接する構造で形成したも
のである。
をもたせた凹形溝の底部に、ゲート絶縁膜及びゲート電
極を配置し、ノース及びドレイン領域は所定の曲率をも
つ基板領域に、ゲート端部に近接する構造で形成したも
のである。
通常、ノー＼及びドレイン領域に不純物を導入する方法
としては、イオン注入法が使用されており、半導体基板
面に対し、はぼ垂直な角度で不純物が注入される。従っ
て、被注入面が傾斜していると、同傾斜面に沿って注入
量が変化し、平坦な部分に比べて、傾斜がきつい所では
注入量が少なくなる。
としては、イオン注入法が使用されており、半導体基板
面に対し、はぼ垂直な角度で不純物が注入される。従っ
て、被注入面が傾斜していると、同傾斜面に沿って注入
量が変化し、平坦な部分に比べて、傾斜がきつい所では
注入量が少なくなる。
本発明では、ソース及びドレイン領域として曲率をもた
せ形状を用いることで、ゲートに近づくにつれて、ソー
ス及びドレイン領域の傾斜度が大きくなるために、注入
量は少なくなり、不純物濃度の連続的に低くなるソース
及びドレイン領域が１度の注入工程で形成できる。
せ形状を用いることで、ゲートに近づくにつれて、ソー
ス及びドレイン領域の傾斜度が大きくなるために、注入
量は少なくなり、不純物濃度の連続的に低くなるソース
及びドレイン領域が１度の注入工程で形成できる。
作用
本発明によれば、ゲート端部における不純物濃度は平坦
部の不純物濃度よりも２桁以上も低くなり、連続的に濃
度が変化しているため、ゲート付近のドレイン領域に電
界が集中することがなく、高電界部分での絶縁破壊がな
い。また、凹所底部にゲートを配置するために空乏層の
広がりによるバンチスルー現象もなく、高耐圧化を実現
できる。
部の不純物濃度よりも２桁以上も低くなり、連続的に濃
度が変化しているため、ゲート付近のドレイン領域に電
界が集中することがなく、高電界部分での絶縁破壊がな
い。また、凹所底部にゲートを配置するために空乏層の
広がりによるバンチスルー現象もなく、高耐圧化を実現
できる。
本発明の構造では、トランジスタ領域は、ソース及びド
レイン領域の形状で決定されるため、従来の技術に見ら
れたようなフォトエツチング精度の制御がなく、微細化
が可能となった。
レイン領域の形状で決定されるため、従来の技術に見ら
れたようなフォトエツチング精度の制御がなく、微細化
が可能となった。
さらに、凹型溝底部にゲート電極を配置するために平坦
性が向上することとなり、多層配線工程等が容易となる
効果もある。
性が向上することとなり、多層配線工程等が容易となる
効果もある。
実施例
図面によ）て本発明の実施例を示す。
曲率半径的０６μｍで表わされる様な曲面を側壁とし、
底部が長さ１μｍである様な凹型溝を、周知のエツチン
グ技術により、Ｐ型シリコン基板面１に形成した。次い
で、シリコン基板１の全面に６ＥＯムの熱酸化シリコン
膜と、４０００ムのポリシリコン膜を化学気相成長法に
より成長させ、フォトエツチングにより凹型溝底部にの
み熱酸化シリコン膜とポリシリコン膜を残し、それぞれ
ゲート絶縁膜２及びゲート電極３とした。こののち、イ
オン注入法により加速電圧４０ＫｅＶ、注入量５Ｘ１Ｑ
ａ の砒素を注入し、熱拡散によってソース及びドレ
イン領域４を形成した。本実施例では、ソース及びドレ
イン領域の平坦部での表面濃度は６Ｘ１０ａｌＬ 、
ゲート端部での表面濃度は１ｘ１０ 傷 程度となった
。
底部が長さ１μｍである様な凹型溝を、周知のエツチン
グ技術により、Ｐ型シリコン基板面１に形成した。次い
で、シリコン基板１の全面に６ＥＯムの熱酸化シリコン
膜と、４０００ムのポリシリコン膜を化学気相成長法に
より成長させ、フォトエツチングにより凹型溝底部にの
み熱酸化シリコン膜とポリシリコン膜を残し、それぞれ
ゲート絶縁膜２及びゲート電極３とした。こののち、イ
オン注入法により加速電圧４０ＫｅＶ、注入量５Ｘ１Ｑ
ａ の砒素を注入し、熱拡散によってソース及びドレ
イン領域４を形成した。本実施例では、ソース及びドレ
イン領域の平坦部での表面濃度は６Ｘ１０ａｌＬ 、
ゲート端部での表面濃度は１ｘ１０ 傷 程度となった
。
以上のようにして得られたＭＯＳトランジスタは、従来
のゲート端部のみに集中していた電界を、曲率をもった
領域全体に分散させることができ、従来のＭＯＳ）ラン
ジスタの有するドレイン耐圧を１６〜２０ＶからＳＯＶ
以上に大幅に向上させることかできた。
のゲート端部のみに集中していた電界を、曲率をもった
領域全体に分散させることができ、従来のＭＯＳ）ラン
ジスタの有するドレイン耐圧を１６〜２０ＶからＳＯＶ
以上に大幅に向上させることかできた。
また、チャネル長はサブミクロン幅が可能となり、耐圧
性をもたせた従来の技術に比べ大幅な微細化が可能とな
った。
性をもたせた従来の技術に比べ大幅な微細化が可能とな
った。
発明の効果
以上の様に本発明は、ＭＯＳ型電界効果トランジスタに
おいて、ソース及びドレイン領域を所定の曲率をもたせ
た構造とすることにより、１度の注入工程により、高耐
圧化をもたせたトランジスタが形成でき、ＭＯＳ型電界
効果トランジスタの高耐圧化・高集積化に大きく寄与す
るものである。
おいて、ソース及びドレイン領域を所定の曲率をもたせ
た構造とすることにより、１度の注入工程により、高耐
圧化をもたせたトランジスタが形成でき、ＭＯＳ型電界
効果トランジスタの高耐圧化・高集積化に大きく寄与す
るものである。
【図面の簡単な説明】
図面は、本発明で得られた高耐圧ＭＯＳ型電界効果トラ
ンジスタの断面図である。 １・・・・・・シリコン基板、２・・・・・・ゲート絶
縁膜、３・・・・・・ゲート電極、４・・・・・・ソー
ス、ドレイン領域。
ンジスタの断面図である。 １・・・・・・シリコン基板、２・・・・・・ゲート絶
縁膜、３・・・・・・ゲート電極、４・・・・・・ソー
ス、ドレイン領域。
Claims (2)
- （１）半導体基板面に、側壁に所定の曲率をもたせた凹
型溝を有し、同凹型溝底部にゲート絶縁膜及びゲート電
極を配置し、ソース及びドレイン領域は前記側壁部に所
定の曲率をもって前記ゲート電極の下端部に近接し、か
つ、同ゲートに近づくにつれてその不純物濃度が、順次
低くなることを特徴とする半導体装置。 - （２）ソース及びドレイン領域が側壁面の傾斜に依存し
て、その不純物濃度をゲートに近づくにつれて低くなさ
れた特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134622A JPS61292373A (ja) | 1985-06-20 | 1985-06-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60134622A JPS61292373A (ja) | 1985-06-20 | 1985-06-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61292373A true JPS61292373A (ja) | 1986-12-23 |
Family
ID=15132681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60134622A Pending JPS61292373A (ja) | 1985-06-20 | 1985-06-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61292373A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01181566A (ja) * | 1988-01-11 | 1989-07-19 | Nec Corp | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
| EP0449418A2 (en) * | 1990-02-26 | 1991-10-02 | Advanced Micro Devices, Inc. | Insulated gate field effect device with a curved channel and method of fabrication |
| US5248893A (en) * | 1990-02-26 | 1993-09-28 | Advanced Micro Devices, Inc. | Insulated gate field effect device with a smoothly curved depletion boundary in the vicinity of the channel-free zone |
-
1985
- 1985-06-20 JP JP60134622A patent/JPS61292373A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01181566A (ja) * | 1988-01-11 | 1989-07-19 | Nec Corp | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
| EP0449418A2 (en) * | 1990-02-26 | 1991-10-02 | Advanced Micro Devices, Inc. | Insulated gate field effect device with a curved channel and method of fabrication |
| US5248893A (en) * | 1990-02-26 | 1993-09-28 | Advanced Micro Devices, Inc. | Insulated gate field effect device with a smoothly curved depletion boundary in the vicinity of the channel-free zone |
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