KR960012916B1 - 반도체장치 및 그 제조방법 - Google Patents

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데루히코 오카다
히로타다 구리야마
요시오 고오노
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미쓰비시덴키 가부시키가이샤
시키모리야
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Abstract

내용없음

Description

반도체장치 및 그 제조방법
제1도는 본 발명의 제1실시예에 따른 박막트랜지스터의 구조를 표시하는 단면도.
제2도∼제10도는 본 발명의 제1실시예에 따른 박막트랜지스터의 제조공정을 표시하는 단면도.
제11도는 본 발명의 제2실시예에 따른 박막트랜지스터의 구조를 표시하는 단면도.
제12도∼제14도는 본 발명의 제2실시예에 따른 박막트랜지스터의 제조공정을 표시하는 단면도.
제15도는 본 발명의 제3실시예에 따른 박막트랜지스터의 구조를 표시하는 단면도.
제16도∼제22도는 본 발명의 제3실시예에 따른 박막트랜지스터의 제조공정을 표시하는 단면도.
제23도는 본 발명의 제4실시예에 따른 박막트랜지스터의 구조를 표시하는 단면도.
제24도∼제29도는 본 발명의 제4실시예에 따른 박막트랜지스터의 제조공정을 표시하는 단면도.
제30도는 본 발명의 제5실시예에 따른 박막트랜지스터의 구조를 표시하는 단면도.
제31도∼제36도는 본 발명의 제5실시예에 따른 박막트랜지스터의 구조를 표시하는 단면도.
제37도는 본 발명의 제3실시예에 따른 SRAM 메모리셀에서 사용되고 있는 박막트랜지스터의 구조를 표시하는 단면도.
제38도는 종래 기술에 따른 박막트랜지스터의 구조를 표시하는 단면도.
제39도∼제45도는 종래 기술에 따른 박막트랜지스터의 제조공정을 표시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 층간절연막2,13 : 게이트전극
5,11 : 제1절연층6,14 : 산화막
7,15 : 반도체층7a,15a : 채널영역
7b,7c : 소스/드레인영역
본 발명은 일반적으로 반도체장치와 그 제조방법에 관한 것이며, 특히 박막트랜지스터의 구조 및 그 제조방법에 관한 것이다.
최근에 반도체장치의 규격 축소 요구를 충족시키기 위하여 절연기판상에 반도체 박막의 형성과 반도체 박막내에 채널설치에 의하여 전계효과 트랜지스터가 형성되도록 박막트랜지스터(이후 TFT라 함)의 개발이 진행중에 있다.
TFT의 구조를 도면과 함께 설명한다.
제38도에 따르면 폴리실리콘으로 된 게이트전극(2)은 벌크트랜지스터(도시안됨)상에 형성된 층간절연막(1)상에 형성된다. 게이트산화막(6)은 게이트전극(2)의 상부 평탄부와 측벽에 따라 형성된다. 반도체층(7)은 게이트산화막(6)에 따라 형성된다. 채널영역(7a)이 게이트전극(2)의 대향하는 반도체층(7)의 위치에 형성된다. 소스/드레인영역(7b)(7c)이 채널영역(7a)을 개재시키는 위치에 형성된다.
상기 구조를 가지는 TFT의 제조공정을 제39도∼제45도를 참조하여 설명한다.
제39도를 참조하여, 층간절연막(1)은 열 CVD법에 의해 벌크트랜지스터(도시안됨)상에 1500nm 두께로 형성된다. TFT의 게이트전극(2)이 되는 폴리실리콘층(2)은 열 CVD법에 의해 층간절연막(1)상에 200nm 두께로 퇴적된다.
제40도를 참조하여, 소정의 형태를 가지는 레지스트막(4)은 사진제판기술에 의해 폴리실리콘층(2)의 표면상에 형성된다.
제41도를 참조하여, 마스크로서 레지스트막(4)를 사용하여 폴리실리콘층(2)에 이방성의 반응성이온 에칭을 해서 게이트전극(2)을 형성한다.
제42도를 참조하여, 레지스트막(4)는 에칭 제거한다.
제43도를 참조하여, 두께 50nm인 게이트산화막 형성용 산화막(6)은 열 CVD법에 의해 게이트전극(2)과 층간절연막(1)의 표면상에 형성된다. 폴리실리콘층(7)이 TFT의 반도체층을 형성하기 위해 열 CVD법에 의해 산화막(6)상에 두께 50nm로 퇴적된다.
제44도를 참조하여 레지스트막(8)은 폴리실리콘층(7)의 표면상에 형성된다.
레지스트막(8)은 사진 제판기술등에 의해 소정의 형태로 패터닝된다. 마스크로서 레지스트막(8)을 사용하여 소스/드레인영역을 형성하는 불순물 예를 들면 1×1015(cm-2)의 붕소(B)를 폴리실리콘층(7)내로 주입한다.
제45도를 참조하여, 레지스트막(8)은 에칭 제거된다. 게이트전극(2)에 대향하는 폴리실리콘층(7)의 영역내에 채널영역(7a)과 이 채널영역(7a)을 개재시킨 위치에 소스/드레인영역(7b)(7c)을 가지는 TFT가 형성된다.
그러나 상기 설명된 구조를 가지는 TFT는 다음과 같은 문제점이 있다.
제45도를 참조하여, 게이트전극(2)은 폴리실리콘층을 이방성의 반응성이온 에칭하여 형성된다. 그러므로 게이트전극(2)은 대략 장방형이 된다. 그래서 장방형인 게이트전극(2)과 함께 실질적으로 직각인 에지(edges)(9)(9)가 게이트전극(2)에 따라 형성된 산화막(6)과 폴리실리콘층(7)에 생성된다. 이 에지(9)(9)상에 전계가 집중하게 되므로 호트캐리어(hot carrier)가 발생된다. 호트캐리어는 게이트산화막(6)내로 들어가고 그래서 게이트산화막(6)의 절연성을 약화시킨다.
본 발명의 한 목적은 박막트랜지스터(TFT)에 있어서 게이트전극을 덮는 게이트산화막과 반도체층에 직각인 에지부를 발생시키는 일없이 게이트산화막과 채널층을 형성시킬 수 있는 구조의 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 박막트랜지스터(TFT)에서 게이트산화막과 반도체층내에서 직각인 에지를 형성시키는 일없이 게이트산화막 및 채널층을 형성하고, 게이트산화막을 덮는 게이트산화막과 반도체층을 형성하는 공정에서 전계 집중을 방지하게 하는 반도체장치의 제조방법을 제공하는데 있다.
본 발명에 따른 반도체장치는 한 특징으로서 게이트전극, 반도체층, 그리고 게이트전극과 반도체층 사이에 개재시킨 절연층을 포함한다.
반도체층은 제1도전형의 채널영역, 그리고 채널영역을 개재시킨 제2도전형의 소스/드레인 영역들을 포함한다. 게이트전극에는 채널영역에 대향하는 주표면이 있으면 그 주표면의 좌우양측에 측벽이 위치한다.
그 절연막은 모든 영역에서 반도체층의 표면과 접촉하여 형성되고 적어도 그 채널영역에 대향하는 게이트전극의 주표면에서는 게이트전극과 접촉하여 형성되고 반도체층은 채널영역과 소스/드레인영역의 경계부근 위치의 굴곡각이 90° 이상되게 형성된다.
본 발명의 반도체장치에 의하면, 직각굴곡으로 된 채널층은 게이트전극상에 게이트산화막을 개재시켜 형성된 반도체층내에 형성되지 않는다. 이것은 종래 채널층의 직각굴곡부에 발생되는 전계의 집중을 억제시킨다.
또한 호트캐리어가 반도체층내의 게이트절연막으로 주입되는 것을 방지할 수 있다.
본 발명에 의한 반도체장치의 다른 특징은 절연체상에 형성되고 중앙평탄부와 그 중앙평탄부의 좌우양단에서 좌·우 양측으로 강하하는 경사측벽을 갖는 게이트전극과, 이 게이트전극의 중앙평탄부의 좌·우 양측이 경사측벽에 따라 접촉되도록 형성된 제1절연층과, 이 게이트전극과 제1절연층의 표면상에 형성된 제2절연층과 제2절연층의 표면상에 형성된 제1도전형의 반도체층을 포함한다.
제1도전형 반도체층은 게이트전극의 중앙평탄부에 대향하는 위치에 제1도전형의 채널영역과 채널영역을 개재시킨 위치에 제2도전형의 소스/드레인영역을 갖고 있다.
이 반도체장치에 의하면, 게이트전극상에 산화막을 개재시켜 형성된 반도체층내에 직각 굴곡의 채널층이 형성되지 않는다. 이것은 종래 반도체장치의 직각 굴곡에서 발생하는 전계의 집중을 억제할 수 있다.
또한 반도체장치에 있어서 게이트절연막내로 호트캐리어의 주입을 막는다.
본 발명에 의한 반도체장치의 제조방법의 한 특징은 절연층의 표면상에 도전층을 형성하는 공정과, 도전층의 표면상에 질화막을 형성하는 공정과, 질화막의 표면상의 소정의 위치에 레지스트막을 형성하는 공정과, 레지스트막에 대응하는 형상으로 형성하기 위하여 질화막을 에칭하는 공정과, 그리고 레지스트막을 제거하는 공정을 포함한다.
또, 이 방법은 또한 레지스트막을 제거한 후 질화막을 마스크로 사용해 모든 표면을 열산화하여 중앙평탄부의 좌우측으로부터 좌우측방향으로 각각 강하하는 경사측벽과 중앙평탄부를 가지는 게이트전극과 그리고 게이트전극의 경사측벽과 중앙평탄부의 좌우양측에 따라 열산화막으로 되는 제1절연층을 형성하는 공정과, 질화막을 제거한 후 게이트전극과 제1절연층의 표면상에 제2절연층과, 그리고 제2절연층의 표면상에 제1도전형 반도체층을 형성하는 공정을 포함한다. 이 방법은 또한 중앙 평탄부에 대향하는 위치의 게이트전극 표면상에 마스크를 형성하고 제2도전형의 불순물을 주입함으로써 제1도전형의 반도체층의 게이트전극의 중앙평탄부에 대향하는 위치에 제1도전형의 채널영역과, 그리고 채널영역을 개재시킨 위치에 제2도전형의 소스/드레인영역을 형성하는 공정을 포함한다.
반도체장치의 제조방법에 의하면, 게이트전극의 좌우측으로부터 좌우측방향으로 강하하는 경사측벽이 설치되고 절연층이 측벽에 따라 형성된다. 그래서 직각굴곡의 채널층은 게이트산화막내에 형성되지 않고 반도체층은 게이트전극과 절연층에 따라 형성된다. 이것은 종래 채널층의 경우에서 직각굴곡에 발생되는 전계의 집중을 억제한다.
또한 호트캐리어는 반도체장치내에 있는 게이트절연막내로 주입되는 것을 방지할 수 있다. 본 발명에 따른 반도체장치의 또다른 특징은 중앙평탄부와 그 양끝으로부터 소정의 경사각을 갖고 아래쪽으로 넓혀져 형성된 측벽을 가지는 게이트전극과, 게이트전극의 측벽과 중앙평탄부를 따라 형성된 절연막과, 그리고 절연막의 표면에 따라 형성된 반도체층을 포함한다.
반도체층은 게이트전극의 중앙평탄부에 대향하는 위치에 제1도전형의 채널영역과, 그리고 이 채널영역을 개재시킨 위치에 제2도전형의 소스/드레인영역을 가지고 있다. 이 반도체장치에 의하면 게이트전극상에 산화막을 개재시켜 형성된 반도체층내에 직각굴곡으로 형성된 채널층에 형성되지 않는다.
그래서 종래 반도체장치의 직각굴곡의 경우에 발생되는 전계의 집중이 억제될 수 있고, 그리고 호트캐리어가 반도체층내에서 게이트전극내로 주입되는 것을 방지할 수 있다. 본 발명에 따른 반도체장치의 제조방법의 다른 특징은 절연체의 표면에 도체층을 형성하는 공정과, 도체층의 표면에 중앙평탄부와 중앙평탄부의 좌우양단으로부터 소정의 경사각으로 아래쪽으로 넓혀진 경사측벽으로 되는 레지스트막을 형성하는 공정과, 그리고 마스크로서 레지스트막을 사용하여 도체층을 에칭함으로써 중앙평탄부의 좌우양단으로부터 소정의 경사각으로 아래쪽으로 넓혀진 경사측벽과 중앙평탄부로 형성된 게이트전극을 형성하는 공정을 포함한다.
또한, 이 방법은 게이트전극의 경사측벽과 중앙평탄부에 따라 절연막을 형성하는 공정과 절연막의 표면에 따라 제1도전형의 반도체층을 형성하는 공정과, 게이트전극에 대향하는 위치에 반도체층의 마스크를 형성하는 공정과, 그리고 게이트전극에 대향하는 제1도전형의 반도체층 위치에 제1도전형의 채널영역을 형성하는 공정과, 그리고 이 채널영역을 개재시킨 위치에 제2도전형의 소스/드레인영역을 형성하는 공정을 포함한다.
이 반도체장치의 제조방법에 의하면, 게이트전극이 중앙평탄부와 그리고 이 중앙평탄부의 좌우측에 대하여서 소정의 경사각으로 아래쪽으로 넓혀진 경사측벽을 형성하였으므로 직각굴곡이 형성되는 채널영역은 게이트전극상에 형성된 반도체층과 절연막내에 형성되지 않는다.
따라서 종래 반도체장치의 직각굴곡의 경우에서 발생되는 전계의 집중이 억제되고 캐리어가 반도체층내에 있는 절연막내로 주입되는 것을 방지할 수 있다.
이 발명에 의한 박막트랜지스터(TFT)의 실시예를 도면에 따라 설명한다.
본 발명에 의한 제1실시예의 TFT구조를 제1도와 함께 설명한다.
제1실시예에 따른 TFT는 벌크트랜지스터(도시안됨)상에 형성된 층간절연막(1)을 갖는다. 중앙평탄부와, 이 중앙평탄부의 좌우양단으로부터 좌우양측으로 강하하는 경사측벽을 갖는 게이트전극(2)는 층간절연막(1)상에 형성된다.
제1절연막(5)(5)는 게이트전극의 중앙평탄부의 좌우양단과 경사측벽에 따라 접촉하여 형성된다. 제2절연층인 게이트산화막(6)은 게이트전극(2)과 제1절연층(5)(5)의 표면상에 형성된다.
제1도전형의 반도체층(7), 예를 들면, P형의 반도체층(7)이 게이트산화막의 표면상에 형성된다. P형 채널영역(7a)는 중앙평탄부에 대향하는 위치에 P형 반도체층상에 형성된다. 제2도전형 예를 들면 n형의 소스/드레인영역(7b)(7c)는 채널영역(7a)를 개재시킨 P형 반도체층(7)의 위치에 형성된다.
상기 구조의 TFT의 제조공정을 이하 설명한다.
제2도를 참조하여, 층간절연막(1)은 벌크트랜지스터(도시안됨)상에 형성된다. 폴리실리콘층(2)은 열 CVD법에 의해 층간절연막(1)상에 두께 200nm로 퇴적된다. 제3도를 참조하여 두께 200nm인 질화막(3)은 열 CVD법에 의해 폴리실리콘층(2)상에 형성된다.
제4도를 참조하여, 레지스트막은 질화막(3)상에 도포되고 그후 레지스트막은 사진제판기술에 의해 패터닝되어 소정의 형상을 가지는 레지스트막(4)을 형성한다.
제5도를 참조하여, 질화막(3)은 레지스트막(4)을 마스크로 사용하여 이방성 반응성에칭을 하고 소정의 형상을 만든다.
제6도를 참조하여, 레지스트막(4)을 제거한 후 제1절연층(5)(5)는 LOCOS처리에 의한 열산화에 의해 폴리실리콘층(2)의 상부 표면상에 형성된다. 제6도를 참조하여, 중앙평탄부와 이 중앙평탄부의 좌우 양단으로부터 좌우측으로 강하하는 측벽부를 갖는 게이트전극(2)이 형성된다.
제7도를 참조하여, 질화막(3)을 제거한 후 두께 50nm를 갖는 게이트산화막(6)은 열 CVD법에 의해 게이트전극(2)와 제1절연층(5)(5)의 표면상에 형성된다.
제8도를 참조하여, 반도체층인 폴리실리콘층(7)이 열 CVD법에 의해 게이트산화막(6)상에 두께 50nm로 퇴적된다.
제9도를 참조하여, 소정의 형상을 가지는 레지스트막(4)은 게이트전극(2)의 중앙평탄부에 대향하는 위치의 반도체층(7)의 표면상에 형성된다. 레지스트막(4)을 마스크로 사용하여, 제2도전형, 예를 들면 n형의 불순물은 반도체층(7)의 소정의 위치에 확산된다.
제10도를 참조하여, 제1도전형인 P형의 채널영역(7a)은 게이트전극(2)의 중앙평탄부에 대향하는 위치에 반도체층(7)내에 형성된다. 제2도전형인 n형의 소스/드레인영역(7b)(7c)는 채널영역(7a)를 개재시킨 위치에 형성된다.
이와 같이 하여 본 실시예에 의한 TFT는 완성된다.
굴곡간은 채널영역(7a)와 소스/드레인영역(7b)(7c)의 경계부근에서 90° 이상으로 형성된다. 그러므로 반도체층(7)은 직각굴곡이 없이 형성된다. 이것은 채널영역(7a)내에 전계의 집중을 억제할 수 있다.
다음은 본 발명의 제2실시예에 의한 TFT의 구조를 첨부한 도면과 함께 설명한다.
제11도를 참조하여, 제2실시예에 의한 TFT의 구조는 앞서 언급된 제1실시예에 의한 TFT와 대략 동일한 구조를 갖는다.
상기 설명된 TFT의 게이트전극(2)은 제1절연층(5)(5)으로부터 분리된 구조를 갖는다. 이 제2실시예에 의한 TFT는 게이트전극(2)을 형성하기 위한 폴리실리콘층(2)을 통상보다 더 두껍게 퇴적시킨다. 그래서 게이트전극(2)은 층간절연막(1)의 모든 표면상에 존재하게 된다. 지금 제2실시예에 의한 TFT의 제조공정을 제12도∼제14도와 함께 설명한다. 제12도를 참조하여, 층간절연막(1)은 벌크트랜지스터(도시안됨)상에 형성된다. 게이트전극을 형성하는 폴리실리콘층(2)은 제1실시예의 경우보다 더 두꺼운 400nm 두께로서 층간절연막상에 열 CVD법에 의해 형성된다.
그후 제1실시예에 있어서의 TFT와 같은 제조공정을 통하여 제2실시예에 의한 TFT가 형성된다.
또한 이 구조에 있어서, 상기 설명된 제1실시예에 의한 TFT의 경우와 같이 굴곡각이 채널영역(7a)과 소스/드레인영역(7b)(7c)의 경계부근에서 90° 이상이 되게 형성되므로 직각굴곡이 반도체층(7)내에 형성되지 않는다.
이것은 채널영역(7a)내에서 전계의 집중을 억제하게 된다.
또, 게이트전극(2)가 층간절연막(1)의 표면상 전면에 존재하기 때문에, 기판상 임의의 위치에서의 게이트전극(2)와의 접촉이 가능하게 된다.
다음은 본 발명의 제3실시예에 의한 TFT의 구조를 설명한다.
제15도를 참조하여, 제3실시예에 의한 TFT는 실리콘기판(20)상에 형성된 측벽이 있는 벌크트랜지스터의 게이트전극(10a)과 게이트전극(10b) 사이에 형성된다.
제1절연층(11)(11)은 게이트전극(10a)과 게이트전극(10b)상에 형성된다. 대략 V자형의 TFT의 게이트전극(13)은 제1절연층(11)(11)상에 형성된다. 게이트산화막(14)은 제1절연층(11)(11)과 게이트전극(13)의 표면상에 형성된다.
채널층(15)은 게이트산화막(14)의 상부 표면상에 형성된다.
제3실시예에 의한 TFT의 제조공정은 제16도∼제22도와 함께 설명한다.
제16도를 참조하여, 벌크트랜지스터(10a)와 (10b)는 반도체기판(20)상에 형성된다. 제1절연층(11)은 열 CVD법에 의해 벌크트랜지스터(10a)와 (10b)상에 두께 300mm로 퇴적된다.
제17도를 참조하여, 소정의 형상으로 패터닝된 레지스트막은 사진 제판기술에 의해 층간절연막(11)상에 형성된다.
제18도를 참조하여, 벌크트랜지스터(10a)와 (10b) 사이의 제1절연층(11)은 이방성 반응성 이온 에칭에 의해 제거되고 이에 따라 반도체기판(20)에 도달하는 개구부를 형성한다.
제19도를 참조하여, 레지스트막(12)이 제거된다.
제20도를 참조하여, 게이트전극용 폴리실리콘층(13)은 열 CVD법에 의해 층간절연막(11)상에 두께 300nm로 퇴적된다. 그후 레지스트막(12)이 폴리실리콘층(13)상에 도포된다. 그 다음 레지스트막(12)은 사진제판기술에 의해 소정의 형상으로 패터닝된다.
제21도를 참조하여, 레지스트막(12)이 제거된 후 TFT게이트전극(13)이 이방성 반응성이온 에칭에 의해 형성된다.
제22도를 참조하여, 두께 50nm를 가지는 게이트산화막(14)은 열 CVD에 의해 게이트전극(13)과 제1절연층(11)(11)상에 형성된다. TFT반도체층을 형성하는 폴리실리콘층(15)은 열 CVD법에 의해 게이트산화막(14)상에 두께 50nm로 퇴적된다. 그후 레지스트막(도시안됨)은 게이트전극(13)에 대향하는 폴리실리콘층(15)의 표면상에 형성된다. 레지스트막을 마스크로 사용하여 제2도전형의 불순물은 폴리실리콘층(15)의 소정의 위치로 확산된다. 그래서 폴리실리콘층(15)은 직각굴곡이 없이 형성된다.
제1도전형 예를 들면, P형 채널영역(15a)은 게이트산화막(13)에 대향하는 위치에 형성된다.
제2도전형 예를 들면, n형의 소스/드레인영역(15b)(15c)은 채널영역(15a)을 개재시킨 위치에 형성된다.
상기 설명된 구조에서, 채널영역(15a)과 소스/드레인영역(15b)(15c)의 경계부근에 있는 굴곡각은 90° 이상으로 형성된다. 그러므로 반도체층내에 직각굴곡이 생성되지 않는 반도체층의 형성에 의해 전계의 집중을 억제할 수 있다.
다음은 이 발명의 제4실시예에 의한 TFT를 첨부 도면에 의하여 설명한다.
제23도를 참조하여, 제4실시예에 의한 TFT는 벌크트랜지스터의 게이트전극(10)의 바로 위에 형성된다. 이 구조를 가지는 TFT의 제조공정을 제24도∼제29도와 함께 설명한다. 제24도를 참조하여, 제1절연층(11)은 벌크트랜지스터의 게이트전극(10)상에 형성된다. 제25도를 참조하여 폴리실리콘으로 된 반도체층(15)은 열 CVD법에 의해 제1절연층(11)의 표면상에 퇴적된다.
그후 게이트산화막(14)은 반도체층(15)상에 형성된다. 게이트전극층(13)은 게이트산화막(14)상에 형성된다. 제26도를 참조하여, 레지스트막(12)은 게이트전극(13)상에 도포되고 그 구조는 사진 제판기술에 의해 소정의 형상으로 에칭된다.
제27도를 참조하여, 레지스트막(12)을 마스크로 사용하여 게이트전극층(13)과 게이트산화막(14)은 소정의 형상으로 이방성 반응성이온 에칭이 실시된다.
제28도를 참조하여, 레지스트막(12)은 제거된 후 게이트전극(13)을 마스크로 사용하여 제2도전형의 불순물은 반도체층(15)내로 확산된다.
제29도를 참조하여, P형 채널영역(15a)은 TFT의 게이트전극(13)의 저부인 반도체층(15)내에 형성된다. n형 소스/드레인영역(15b)(15c)는 그 사이에 P형 채널영역(15a)이 개재하는 반도체층(15)의 좌우측 영역내에 형성된다.
이렇게 하여 제4실시예에 의한 TFT가 완성된다.
상기와 같이, 벌크트랜지스터(10)의 바로 위에 TFT를 형성함으로써 굴곡부에서의 전계의 집중을 억제하는 것이 가능해진다.
왜냐하면, 채널영역(15a)과 소스/드레인영역(15b)(15c)의 경계부근의 각 위치에서 굴곡각은 90° 이상으로 형성되고 반도체층(15)내에 직각굴곡이 형성되지 않기 때문이다. 다음에, 본 발명의 제5실시예에 의한 TFT의 구조를 아래에 설명한다.
제30도를 참조하여, 제5실시예에 의한 TFT의 구조는 중앙평탄부와 그 중앙평탄부의 양측으로부터 소정의 경사각으로 아래쪽으로 넓혀진 측벽을 가지는 게이트전극(2)은 층간절연막(1)상에 형성된다. 게이트산화막(6)은 게이트전극(2)의 중앙평탄부와 측벽을 따라 형성된다. 반도체층(7)은 게이트산화막(6)의 표면에 따라 형성된다. 제1도전형 예를 들면 P형의 채널영역(7a)은 게이트전극(2)의 중앙평탄부에 대향하는 위치에 형성된다. 제2도전형 예를 들면 n형의 소스/드레인영역(7b)(7c)은 P형 채널영역(7a)을 개재시키는 위치에 형성된다.
상기 구조의 TFT의 제조공정을 제31도∼제36도와 함께 설명한다.
제31도를 참조하여, 게이트전극을 형성하는 폴리실리콘층(2)은 층간절연막(1)상에 형성된다.
제32도를 참조하여, 중앙평탄부와 그 중앙평탄부의 양측으로부터 소정의 경사각으로 아래쪽으로 넓혀져 형성된 측벽을 가지는 레지스트막을 형성한다.
제33도를 참조하여, 레지스트막(4)을 마스크로 사용하여 폴리실리콘층(2)은 이방성 반응성 이온 에칭을 실시하여서 폴리실리콘층(2)에는 레지스트막(4)에 대응하고 중앙평탄부와 그 중앙평탄부의 양측으로부터 일정경사각으로 아래쪽으로 넓혀져 형성된 측벽을 가지는 게이트전극(2)이 형성된다.
제34도를 참조하여, 레지스트막(4)이 제거된 후, 게이트산화막(6)이 게이트전극(2)상에 형성된다. 반도체층(7)은 게이트산화막(6)상에 형성된다.
제35도를 참조하여, 소정의 형상을 가지는 레지스트막(4)은 게이트전극(2)의 반도체층(7) 표면에 대향하는 영역에 형성된다. 레지스트막(4)을 마스크로 사용하여 제2도전형 예를 들면 n형의 불순물이 반도체층(7)내로 확산된다. 그래서 제1도전형 예를 들면 P형의 채널영역(7a)이 반도체층(7)의 게이트전극(2)에 대향하는 영역내에 형성된다.
제2도전형 예를 들면, n형의 소스/드레인영역(7b)(7c)은 채널영역(7a)을 개재시키는 반도체층(7)의 위치에 형성된다. 이렇게 하여 제5실시예에 의한 TFT가 완성된다.
상기 설명된 구조를 가지는 TFT에서, 소스/드레인영역(7b)(7c)과 채널영역(7a)의 경계 부근의 굴곡각이 90° 이상으로 형성되므로 반도체층(7)내에 직각굴곡이 형성되지 않는다. 따라서 종래 반도체층의 직각굴곡에서 존재한 전계의 집중을 억제할 수 있다. 제37도를 참조하여, SRAM메모리셀에 대하여 사용된 제3실시예에 의한 TFT의 단면도를 표시한다.
이상과 같이 본 발명의 실시예에 의하면, 박막트랜지스터내에 형성된 반도체층을 직각 굴곡이 생성되지 않는 방법으로 형성되므로 종래 기술에 의한 반도체층의 직각 굴곡부에서의 전계 집중을 방지할 수 있다.
또한 전계집중에 의해 발생된 호트캐리어는 절연막내로 침입하는 것이 억제된다. 결과적으로 반도체장치의 동작이 확실하게 안정되고 신뢰성이 높은 TFT를 제공할 수 있다.

Claims (6)

  1. 반도체기판과, 상기 반도체기판위에 층간절연막을 개재시켜, 수평방향으로 서로 떨어져서 형성된 벌크트랜지스터의 제1게이트전극(10a) 및 제2게이트전극(10b)와, 상기 제1게이트전극(10a)과 상기 제2게이트전극(10b)의 사이의 상기 반도체기판에 접속하는 중앙부를 가지는 박막트랜지스터의 제3게이트전극(13)과, 상기 제1게이트전극(10a) 및 상기 제2게이트전극(10b)와 상기 제3게이트전극(3)과를 분리하는 제1절연층(11)과, 상기 제3게이트전극(13) 및 상기 제1절연층(11)의 표면에 형성된 게이트산화막인 제2절연층(14)과, 상기 제2절연층(14)위에 형성된 제1도전형의 반도체층(15)와를 구비하고, 상기 제1도전형의 반도체층(15)은 상기 제3게이트전극(13)의 상기 중앙부에 수직이며 또한 위쪽의 위치한 제1도전형의 채널영역(15a)와, 이 채널영역15a)의 양측에 제2도전형의 소스/드레인영역(15b)(15c)를 가지는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1게이트전극(10a) 및 상기 제2게이트전극(10b)는, 동일한 벌크트랜지스터의 게이트전극인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1게이트전극(10a) 및 상기 제2게이트전극(10b)는 다른 벌크트랜지스터의 게이트전극인 것을 특징으로 하는 반도체 장치.
  4. 반도체기판과, 상기 반도체기판위에 게이트절연막을 개재시켜 형성된 벌크트랜지스터의 제1게이트전극(10)과, 상기 반도체기판과 상기 제1게이트전극(10)과의 위에 절연층(11) 개재시켜 형성되고, 상기 벌크트랜지스터의 소스/드레인영역(15b)(15c)에 전기적으로 접속된 박막트랜지스터의 제2게이트전극(13)과, 상기 제2게이트전극(13)위에 게이트절연막(14)를 개재시켜 박막트랜지스터의 채널영역(15a)과, 소스/드레인영역(15b),(15c)와를 갖도록 상기 반도체기판위에 형성된 제2도전층(15)를 구비한 것을 특징으로 하는 반도체 장치.
  5. 반도체기판과, 상기 반도체기판의 표면의 영역을 사이에 두고, 각각 상기 반도체기판위에 제1게이트절연막을 개재시켜 형성된 벌크트랜지스터의 제1게이트전극(10a) 및 제2게이트전극(10b)와, 상기 반도체기판의 위쪽에 있어서, 상기 제1 및 제2게이트전극(10a)(10b)위에 전기적으로 절연되도록 형성되고, 상기 영역의 위쪽에 있어서 상기 반도체기판에 돌기상으로 되는 박막트랜지스터의 채널영역(15a)를 가지는 반도체층(15)과, 상기 반도체층(15)의 상기 채널영역(15a)에 대향하여, 제2게이트절연막(14)를 개재시켜 형성된 박막트랜지스터의 게이트전극(13)을 구비한 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 반도체층은 상기 제1 및 제2게이트전극(10a)(10b)가 대향하는 영역에 상기 박막트랜지스터의 소스/드레인영역(15b)(15c)를 가지는 것을 특징으로 하는 반도체 장치.
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