JPS62190761A - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の技術分野]
この発明は、絶縁ゲート型トランジスタにおけるゲート
絶縁膜の耐圧を高めた半導体装置に関する。
絶縁膜の耐圧を高めた半導体装置に関する。
「発明の技術的背景とその問題点]
従来の薄膜1〜ランジスタとしては例えば第4図に示す
ようなものがある。これは特開昭58−15273に開
示されているものであるが、ここで第4図に基づいてそ
の概略を説明する。
ようなものがある。これは特開昭58−15273に開
示されているものであるが、ここで第4図に基づいてそ
の概略を説明する。
第4図は薄膜トランジスタの断面構造図である。
同図において、石英基板101上に薄膜トランジスタの
ゲート電極となる多結晶質のゲート用シリコン薄膜10
3が形成されており、このシリコン簿膜103の形状は
、石英基板101に対して段差を有する構造になってい
る。ゲート用シリコン薄膜103には、このゲート用シ
リコン薄膜103を覆うようにゲート絶縁膜105が形
成され、このゲート絶縁膜105を覆うようにシリコン
薄膜107が形成されており、さらに、このシリコン薄
膜107をはさみこむように薄膜トランジスタのソース
領域109及びドレイン領域111が形成されている。
ゲート電極となる多結晶質のゲート用シリコン薄膜10
3が形成されており、このシリコン簿膜103の形状は
、石英基板101に対して段差を有する構造になってい
る。ゲート用シリコン薄膜103には、このゲート用シ
リコン薄膜103を覆うようにゲート絶縁膜105が形
成され、このゲート絶縁膜105を覆うようにシリコン
薄膜107が形成されており、さらに、このシリコン薄
膜107をはさみこむように薄膜トランジスタのソース
領域109及びドレイン領域111が形成されている。
このように構成された簿膜トランジスタにおいては、ゲ
ート用シリコン薄膜103は、石英基板101に対して
段差を有する構造となっているために、第5図に示す如
く、ゲート絶縁膜105における電界が集中しやすい段
差部113においては高電界が印加されることになる。
ート用シリコン薄膜103は、石英基板101に対して
段差を有する構造となっているために、第5図に示す如
く、ゲート絶縁膜105における電界が集中しやすい段
差部113においては高電界が印加されることになる。
このため、段差部113のゲート絶縁膜105はこの高
電界により破壊されやすくなり、同じ絶縁強度を有する
ゲート絶縁膜でも、ゲート絶縁膜105の平坦部に比べ
て段差部113においては耐圧劣化が生じやすいという
問題があった。
電界により破壊されやすくなり、同じ絶縁強度を有する
ゲート絶縁膜でも、ゲート絶縁膜105の平坦部に比べ
て段差部113においては耐圧劣化が生じやすいという
問題があった。
[発明の目的]
この2発明は、上記に鑑みてなされたものであり、その
目的とするところは、ゲート絶縁膜の耐圧を高め信頼性
を向上した半導体装置を提供することにある。
目的とするところは、ゲート絶縁膜の耐圧を高め信頼性
を向上した半導体装置を提供することにある。
[発明の概要]
上記目的を達成するために、絶縁グー1へ型の電界効果
トランジスタにおいて、この発明は、絶縁膜で被覆され
て両側面が曲面で形成されたゲート電極を有することを
要旨とする。
トランジスタにおいて、この発明は、絶縁膜で被覆され
て両側面が曲面で形成されたゲート電極を有することを
要旨とする。
[発明の実施例]
以下、図面を用いてこの発明の一実施例を説明する。
第1図はこの発明の一実施例に係る半導体装置の構造を
示す断面図であり、この半導体装置は絶縁基板1土にス
タガ型の薄膜トランジスタを形成したものである。
示す断面図であり、この半導体装置は絶縁基板1土にス
タガ型の薄膜トランジスタを形成したものである。
同図において、絶縁基板1の表面に両側面が曲面を右し
、矩形状の多結晶シリコン薄膜が形成されている。この
多結晶シリコン薄膜は薄膜トランジスタのゲート・電極
3を構成するものである。ゲート電極3の上部にはこの
ゲート電極を覆うようにゲート絶縁膜5が形成され、こ
のゲート絶縁膜5を介してポリシリコンの半導体層7が
ゲート電極3を覆うように形成されている。半導体層7
はゲート電極3の中央上部がチャンネル領域になってお
り、このチャンネル領域を除く半導体層7には不純物が
添加されており、薄膜トランジスタのソース領域9及び
ドレイン領域11をなしている。
、矩形状の多結晶シリコン薄膜が形成されている。この
多結晶シリコン薄膜は薄膜トランジスタのゲート・電極
3を構成するものである。ゲート電極3の上部にはこの
ゲート電極を覆うようにゲート絶縁膜5が形成され、こ
のゲート絶縁膜5を介してポリシリコンの半導体層7が
ゲート電極3を覆うように形成されている。半導体層7
はゲート電極3の中央上部がチャンネル領域になってお
り、このチャンネル領域を除く半導体層7には不純物が
添加されており、薄膜トランジスタのソース領域9及び
ドレイン領域11をなしている。
ソース領域9及びドレイン領域11には例えばアルミ等
を用いた電極配線13が形成されており、この電極配線
13が形成された領域を除いた領域には層間絶縁膜15
が形成され、薄膜トランジスタを覆うようにパッシベイ
ション膜17が形成されている。
を用いた電極配線13が形成されており、この電極配線
13が形成された領域を除いた領域には層間絶縁膜15
が形成され、薄膜トランジスタを覆うようにパッシベイ
ション膜17が形成されている。
次にこのように構成された半導体装置の製造工程の概略
を第2図(A〉・〜第2図(1」)を用いて説明する。
を第2図(A〉・〜第2図(1」)を用いて説明する。
■まず最初に、絶縁基板1上に例えば薄膜形成法の一つ
である減圧CV D (chemical vapo
rdepos i t ion )法により、不純物が
ドープされていない多結晶シリコン薄膜21を形成して
、この多結晶シリコン薄膜21の上部に、ゲート電極3
を形成するためのフォトレジストパターン23を、フォ
トリソグラフィ技術を用いて形成する(第2図(A))
。
である減圧CV D (chemical vapo
rdepos i t ion )法により、不純物が
ドープされていない多結晶シリコン薄膜21を形成して
、この多結晶シリコン薄膜21の上部に、ゲート電極3
を形成するためのフォトレジストパターン23を、フォ
トリソグラフィ技術を用いて形成する(第2図(A))
。
■次に、フォトレジストパターン23を、例えば200
℃程度に加熱して、このフォトレジストパターン23の
両側角部を曲面状に形成する。なお、このレジスト加工
法は、レジスト材の種類、レジスト材の膜厚、加熱温度
を適切に設定することで、フォトレジストパターン23
を所望の曲率を有する曲面に形成することができる。(
第2図(B))。
℃程度に加熱して、このフォトレジストパターン23の
両側角部を曲面状に形成する。なお、このレジスト加工
法は、レジスト材の種類、レジスト材の膜厚、加熱温度
を適切に設定することで、フォトレジストパターン23
を所望の曲率を有する曲面に形成することができる。(
第2図(B))。
■次に、多結晶シリコン薄膜21及びフォトレジストパ
ターン23の異方性プラズマエツチング処理を、エツチ
ングガスの圧力、エツチングガスの組成及び投入電力を
適切に設定して行なうことにより、両側角部が所望の曲
率を有する曲面となるようにゲート電極3を形成する。
ターン23の異方性プラズマエツチング処理を、エツチ
ングガスの圧力、エツチングガスの組成及び投入電力を
適切に設定して行なうことにより、両側角部が所望の曲
率を有する曲面となるようにゲート電極3を形成する。
なお、この異方性プラズマエツチングは、エツチングの
条件を適切に設定することにより、グー[−電極3の両
側角部を所望の曲率を有する曲面となるように形成する
ことかできる(第2図(C))。
条件を適切に設定することにより、グー[−電極3の両
側角部を所望の曲率を有する曲面となるように形成する
ことかできる(第2図(C))。
■このようにしてゲート電極3が形成された後、例えば
ウェット酸素雰囲気中でゲート電極3の熱酸化処理を行
ない、ゲート電極3を覆うようにゲート絶縁膜5を形成
する(第2図(D))。
ウェット酸素雰囲気中でゲート電極3の熱酸化処理を行
ない、ゲート電極3を覆うようにゲート絶縁膜5を形成
する(第2図(D))。
■次に、1000.A程度の厚さのポリシリコン薄膜を
減圧CVD法により表面全体に形成して、フォトエツチ
ング処理により半導体層7を形成する(第2図(E))
。
減圧CVD法により表面全体に形成して、フォトエツチ
ング処理により半導体層7を形成する(第2図(E))
。
■ゲート電極3の上部領域にあって半導体層7のチャン
ネル領域となる部分に、所定のスレッショルド電圧を得
るために、リンあるいはボロン等の不純物をドープした
後、フッ11〜リソグラフイ技術及びイオン注入技術に
より、ゲート電極3をはさみこむように半導体層7中に
薄膜トランジスタのソース領域9及びドレイン領域11
を形成する(第2図(F))。
ネル領域となる部分に、所定のスレッショルド電圧を得
るために、リンあるいはボロン等の不純物をドープした
後、フッ11〜リソグラフイ技術及びイオン注入技術に
より、ゲート電極3をはさみこむように半導体層7中に
薄膜トランジスタのソース領域9及びドレイン領域11
を形成する(第2図(F))。
■次に、例えばPSG (リンガラス)を表面全体に形
成して、熱アニール処理を行ない層間絶縁膜15を形成
した後に、ソース領域9及びドレイン領域11と電極配
線13とが接続される領域の層間絶縁膜15を除去して
、コンタクト領域25を開孔形成する(第2図(G))
。
成して、熱アニール処理を行ない層間絶縁膜15を形成
した後に、ソース領域9及びドレイン領域11と電極配
線13とが接続される領域の層間絶縁膜15を除去して
、コンタクト領域25を開孔形成する(第2図(G))
。
0次に、コンタクト領域25に例えばアルミを蒸着して
、フォトエツチング処理を行ない電極配線13を形成し
、最後に、表面全体にパッシベイション膜17を形成し
て、第1図に示す如く、この実施例の半導体装置が完成
するく第2図(1−1))。 以上説明したように、ゲ
ート電極3はその両側角部が曲面となるように形成され
るために、ゲート電極3を被覆するゲート絶縁膜5中を
分布する電気力線は、はぼ一様に分布することになる。
、フォトエツチング処理を行ない電極配線13を形成し
、最後に、表面全体にパッシベイション膜17を形成し
て、第1図に示す如く、この実施例の半導体装置が完成
するく第2図(1−1))。 以上説明したように、ゲ
ート電極3はその両側角部が曲面となるように形成され
るために、ゲート電極3を被覆するゲート絶縁膜5中を
分布する電気力線は、はぼ一様に分布することになる。
このため、曲面状に形成されたゲート電極3の両側角部
を覆うゲート絶縁膜5への電界の集中は緩和されること
になる。
を覆うゲート絶縁膜5への電界の集中は緩和されること
になる。
ところで、半径をa1長さを無限大とする円柱状の導体
において、この導体の表面における電界強度Erば、単
位長さぁたりQの電荷が導体に与えられでいるとづると
、次式により表わされる。
において、この導体の表面における電界強度Erば、単
位長さぁたりQの電荷が導体に与えられでいるとづると
、次式により表わされる。
Er=Q/2πεa
」一式から導体表面における電界強度Erは、導体の半
径に反比例することになる。このため、導体表面におけ
る電界強度Erを小さくするためには、半径を大きくと
ることで導体表面の曲率を大きくする必要がある。
径に反比例することになる。このため、導体表面におけ
る電界強度Erを小さくするためには、半径を大きくと
ることで導体表面の曲率を大きくする必要がある。
したがって、第3図に示したように、曲面状に形成され
たゲート電極3を覆うゲート絶縁膜5中の両側角部にお
ける電界強度は、上述したと同様に、両側角部の曲率半
径を大きくすることで弱められ、ゲート電極3の両側角
部におけるゲート電界の集中は緩和さることになる。
たゲート電極3を覆うゲート絶縁膜5中の両側角部にお
ける電界強度は、上述したと同様に、両側角部の曲率半
径を大きくすることで弱められ、ゲート電極3の両側角
部におけるゲート電界の集中は緩和さることになる。
なお、この実施例は薄膜トランジスタにおいて行なった
もので゛あるが、薄膜トランジスタに限定されるもので
はなく、例えば単結晶シリコンを用いたMO8型1ヘラ
ンジスタにおいても同様の効果を得ることができる。
もので゛あるが、薄膜トランジスタに限定されるもので
はなく、例えば単結晶シリコンを用いたMO8型1ヘラ
ンジスタにおいても同様の効果を得ることができる。
[発明の効果]
以上説明したように、この発明によれば、半導体薄膜に
より形成されたゲート電極において、このゲート電極の
両側角部を曲面となるように形成して、ゲート電極の両
側角部への電気力線の集中を防止するようにしたので、
ゲート電極を被覆するゲート絶縁膜の耐圧を向上させた
半導体装置を提供することができる。
より形成されたゲート電極において、このゲート電極の
両側角部を曲面となるように形成して、ゲート電極の両
側角部への電気力線の集中を防止するようにしたので、
ゲート電極を被覆するゲート絶縁膜の耐圧を向上させた
半導体装置を提供することができる。
第1図はこの発明の一実施例に係る半導体装置の断面構
造図、第2図(A)〜第2図(H)は第1図の製造工程
を示す図、第3図は第1図の一部拡大図、第4図は薄膜
トランジスタの一従来例を示す図、第5図は第4図の一
部拡大図である。 (図の主要な部分を表わす符号の説明)1・・・絶縁基
板 3・・・ゲート電極 5・・・ゲート絶縁膜 第3図 第4図 、113
造図、第2図(A)〜第2図(H)は第1図の製造工程
を示す図、第3図は第1図の一部拡大図、第4図は薄膜
トランジスタの一従来例を示す図、第5図は第4図の一
部拡大図である。 (図の主要な部分を表わす符号の説明)1・・・絶縁基
板 3・・・ゲート電極 5・・・ゲート絶縁膜 第3図 第4図 、113
Claims (1)
- 絶縁ゲート型の電界効果トランジスタにおいて、絶縁膜
で被覆されて両側面が曲面で形成されたゲート電極を有
することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3177886A JPS62190761A (ja) | 1986-02-18 | 1986-02-18 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3177886A JPS62190761A (ja) | 1986-02-18 | 1986-02-18 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62190761A true JPS62190761A (ja) | 1987-08-20 |
Family
ID=12340511
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3177886A Pending JPS62190761A (ja) | 1986-02-18 | 1986-02-18 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62190761A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0547793A (ja) * | 1991-08-08 | 1993-02-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US5859444A (en) * | 1991-08-08 | 1999-01-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
-
1986
- 1986-02-18 JP JP3177886A patent/JPS62190761A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0547793A (ja) * | 1991-08-08 | 1993-02-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US5859444A (en) * | 1991-08-08 | 1999-01-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
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