JPS62123770A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62123770A JPS62123770A JP26246885A JP26246885A JPS62123770A JP S62123770 A JPS62123770 A JP S62123770A JP 26246885 A JP26246885 A JP 26246885A JP 26246885 A JP26246885 A JP 26246885A JP S62123770 A JPS62123770 A JP S62123770A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、ＭＩＳ型トランジスタにおけるゲート絶縁
膜の耐圧を高めた半導体装置に関する。
膜の耐圧を高めた半導体装置に関する。
［発明の技術的背景とその問題点１
従来の薄膜トランジスタとしては例えば第５図に示すよ
うなものがある。これは特開昭５８−１５２７３に開示
されているものであるが、ここで第５図に基づいてその
概略を説明する。
うなものがある。これは特開昭５８−１５２７３に開示
されているものであるが、ここで第５図に基づいてその
概略を説明する。
第５図は薄膜トランジスタの断面構造図である。
同図において、石英基板１０１上に薄膜トランジスタの
ゲート電極となる多結晶質のゲート用シリコン薄膜１０
３が形成されており、このシリコン薄膜１０３は全体に
不純物が添加され低抵抗化されている。ゲート用シリコ
ン薄膜１０３には、このゲート用シリコン１１９１０３
を覆うようにゲート絶縁膜１０５が形成され、このゲー
ト絶縁膜１０５を覆うようにシリコン薄膜１０７が形成
されており、さらに、このシリコン薄膜１０７をはさみ
こむようにソース領域及びドレイン領域が形成されてい
る。
ゲート電極となる多結晶質のゲート用シリコン薄膜１０
３が形成されており、このシリコン薄膜１０３は全体に
不純物が添加され低抵抗化されている。ゲート用シリコ
ン薄膜１０３には、このゲート用シリコン１１９１０３
を覆うようにゲート絶縁膜１０５が形成され、このゲー
ト絶縁膜１０５を覆うようにシリコン薄膜１０７が形成
されており、さらに、このシリコン薄膜１０７をはさみ
こむようにソース領域及びドレイン領域が形成されてい
る。
このように構成された薄膜トランジスタにおいては、ゲ
ート用シリコン簿膜１０３全体に不純物が添加され低抵
抗となっているために、第６図に示す如く、ゲート絶縁
膜１０５における電界か束中しやすい段差部１１３にお
いては高゛市界が印加されることになる。このため、段
差部１１３のゲート絶縁膜１０５はこの高電界により破
壊されやすくなり、同じ絶縁強度を有するゲー１へ絶縁
膜でも、ゲルト絶縁膜１０５の平坦部に比べて段差部１
１３においては耐圧劣化が生じやすいという問題があっ
た。
ート用シリコン簿膜１０３全体に不純物が添加され低抵
抗となっているために、第６図に示す如く、ゲート絶縁
膜１０５における電界か束中しやすい段差部１１３にお
いては高゛市界が印加されることになる。このため、段
差部１１３のゲート絶縁膜１０５はこの高電界により破
壊されやすくなり、同じ絶縁強度を有するゲー１へ絶縁
膜でも、ゲルト絶縁膜１０５の平坦部に比べて段差部１
１３においては耐圧劣化が生じやすいという問題があっ
た。
［発明の目的］
この発明は、上記に鑑みてなされたもので、その目的と
するところは、ゲート絶縁膜の耐圧を高めイｔ１頼性を
向上した半導体装置を提供することにある。
するところは、ゲート絶縁膜の耐圧を高めイｔ１頼性を
向上した半導体装置を提供することにある。
［発明の概要］
上記目的を達成するために、ＭＩＳ型トランジスタにお
いて、この発明は、中央部は不純物が瓜加され周辺部に
は前記不純物が添加されていない半導体薄膜により形成
されたゲート電極を有することを要旨とする。
いて、この発明は、中央部は不純物が瓜加され周辺部に
は前記不純物が添加されていない半導体薄膜により形成
されたゲート電極を有することを要旨とする。
［発明の実施例］
以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の一実施例に係る半導体装置の構造を
示す断面図であり、この半導体装置は絶縁基板１上にス
タガ型の薄膜トランジスタを形成したちのである。同図
において、絶縁基板１の表面に薄膜トランジスのゲート
電極３となり、不純物が添加されていない多結晶シリコ
ン薄膜が形成されており、このゲート電極３の中央部に
は不純物が添加されている。すなわち、ゲート電極３の
周辺部は不純物が添加されておらずノンドーピング領域
５となり、電気的に高抵抗状態となるように形成され、
ゲート電極３の中央部は不純物が添加されているために
ドーピング領１７となり、電気的に低抵抗状態となるよ
うに形成されている。
示す断面図であり、この半導体装置は絶縁基板１上にス
タガ型の薄膜トランジスタを形成したちのである。同図
において、絶縁基板１の表面に薄膜トランジスのゲート
電極３となり、不純物が添加されていない多結晶シリコ
ン薄膜が形成されており、このゲート電極３の中央部に
は不純物が添加されている。すなわち、ゲート電極３の
周辺部は不純物が添加されておらずノンドーピング領域
５となり、電気的に高抵抗状態となるように形成され、
ゲート電極３の中央部は不純物が添加されているために
ドーピング領１７となり、電気的に低抵抗状態となるよ
うに形成されている。
ゲート電極３の上部にはこのゲート電極を覆うようにゲ
ート酸化膜９が形成され、このゲート酸化膜９を介して
ポリシリコンの半導体層１１がゲート電極３を覆うよう
に形成されている。半導体層１１はゲート電極３の中央
上部がチャンネル領域になっており、このチャンネル領
域を除く半導体Ｍ１１には不純物が添加されており、薄
膜トランジスタのソース領域１３及びドレイン領１或１
５をなしている。ソース領域１３及びドレイン領域１５
には例えばアルミ等を用いた電極配線１７が形成されて
おり、この電極配線１７が形成された領域を除いた領域
には層間絶縁膜１９が形成され、薄膜トランジスタを覆
うようにパッシベイション膜２１が形成されている。
ート酸化膜９が形成され、このゲート酸化膜９を介して
ポリシリコンの半導体層１１がゲート電極３を覆うよう
に形成されている。半導体層１１はゲート電極３の中央
上部がチャンネル領域になっており、このチャンネル領
域を除く半導体Ｍ１１には不純物が添加されており、薄
膜トランジスタのソース領域１３及びドレイン領１或１
５をなしている。ソース領域１３及びドレイン領域１５
には例えばアルミ等を用いた電極配線１７が形成されて
おり、この電極配線１７が形成された領域を除いた領域
には層間絶縁膜１９が形成され、薄膜トランジスタを覆
うようにパッシベイション膜２１が形成されている。
次に、このように構成された半導体装置の製造工程の概
略を第２図（八）〜第２図（）−１＞を用いて説明する
。
略を第２図（八）〜第２図（）−１＞を用いて説明する
。
■まず最初に、絶縁基板１上に例えば薄膜形成法の一つ
であるＣ Ｖ Ｄ （ｃｈｅｍｉｃａｌ ｖａｐｏｒ
ｄｅｐ。
であるＣ Ｖ Ｄ （ｃｈｅｍｉｃａｌ ｖａｐｏｒ
ｄｅｐ。
ｓａｔ：ｏｎ）法により不純物がドープされていない多
結晶シリコン薄膜を形成して、この多結晶シリコン１膜
をフォトエツチングにより所定の寸法にエッヂング処理
して、薄膜トランジスタのゲート電１ｆｉ３を形成する
（第２図（Ａ））。
結晶シリコン薄膜を形成して、この多結晶シリコン１膜
をフォトエツチングにより所定の寸法にエッヂング処理
して、薄膜トランジスタのゲート電１ｆｉ３を形成する
（第２図（Ａ））。
■次に、フォトリソグラフィ技術を用いてゲート［！３
の中央部に、例えばリン等の不純物をイオン注入等によ
り添加して、この後熱アニール処理を行ないドーピング
領域７を形成する（第２図（Ｂ））。
の中央部に、例えばリン等の不純物をイオン注入等によ
り添加して、この後熱アニール処理を行ないドーピング
領域７を形成する（第２図（Ｂ））。
■このようにしてゲート電極３にドーピング領域７が形
成された後、ウェット酸素雰囲気中で熱酸化処理を行な
い、ゲート電極３を覆うようにゲート酸化膜９を形成す
る（第２図（Ｃ））。
成された後、ウェット酸素雰囲気中で熱酸化処理を行な
い、ゲート電極３を覆うようにゲート酸化膜９を形成す
る（第２図（Ｃ））。
■次に、１００ＯＡ程度の厚さのポリシリコン薄膜を減
圧ＣＶＤ法により表面全体に形成して、フォトエツチン
グ処理により半導体層１１を形成する（第２図（Ｄ））
。
圧ＣＶＤ法により表面全体に形成して、フォトエツチン
グ処理により半導体層１１を形成する（第２図（Ｄ））
。
■ゲート電極３の上部領域に必って半導体層１１のチャ
ンネル領域となる部分に、所定のスレッショルド電圧を
得るために、リンあるいはボロン等の不純物をドープし
た後、フォトリソグラフィ技術及びイオン注入技術によ
り、ゲート電極３をはさみこむように半導体層１１中に
１ｊ膜トランジスタのソース領域１３及びドレイン領域
１５を形成する（第２図（Ｅ））。
ンネル領域となる部分に、所定のスレッショルド電圧を
得るために、リンあるいはボロン等の不純物をドープし
た後、フォトリソグラフィ技術及びイオン注入技術によ
り、ゲート電極３をはさみこむように半導体層１１中に
１ｊ膜トランジスタのソース領域１３及びドレイン領域
１５を形成する（第２図（Ｅ））。
０次に、例えばＰＳＧ （リンガラス）を表面全体に形
成した後に、ソース領域１３及びドレイン領域１５と電
極配線１７とが接続される領域の層間絶縁膜１９を除去
して、コンタクト領域２３を開孔形成する（第２図（Ｅ
））。
成した後に、ソース領域１３及びドレイン領域１５と電
極配線１７とが接続される領域の層間絶縁膜１９を除去
して、コンタクト領域２３を開孔形成する（第２図（Ｅ
））。
■次に、コンタクト領１ｉｉ！２３に例えばアルミを蒸
着して、フォトエツチング処理を行ない電極配線１７を
形成する（第２図（Ｇ））。
着して、フォトエツチング処理を行ない電極配線１７を
形成する（第２図（Ｇ））。
■最後に、表面全体にパッシベイション膜２１を形成し
て、第１図に示す如くこの実施例の半導体装置が完成す
る（第２図（Ｈ））。
て、第１図に示す如くこの実施例の半導体装置が完成す
る（第２図（Ｈ））。
第３図は薄膜トランジスタのゲート電極３の一部拡大図
であり、第４図は第３図に示すゲート電極３内のχ方向
の不純物濃度分布を示す図である。
であり、第４図は第３図に示すゲート電極３内のχ方向
の不純物濃度分布を示す図である。
ゲート電極３は第２図（Ｂ）に示した製造工程において
、ゲート電極３内の中央部にのみ不純物が添加されゲー
ト電極３内の周辺部には不純物が添加されていないため
に、第４図に示す如くゲート電極３内の周辺部において
は、不純物濃度は中央部に比べて低濃度となる。このた
め、ゲート電極３内の周辺部は抵抗率が大きくなり、等
何曲に抵抗が形成された状態となる。したがって、電気
力線が集中しやすい段差部２７においては、この段差部
２７に生じる電界はゲート絶縁膜つとゲート電極３内に
形成れた抵抗２５とにより分圧されることになる。この
ため、段差部２７に生じる電界は、ゲート電極３内にお
ける不純物濃度が高い中央部に比べて小さくなり、段差
部２７への電界の集中を減少させることになる。
、ゲート電極３内の中央部にのみ不純物が添加されゲー
ト電極３内の周辺部には不純物が添加されていないため
に、第４図に示す如くゲート電極３内の周辺部において
は、不純物濃度は中央部に比べて低濃度となる。このた
め、ゲート電極３内の周辺部は抵抗率が大きくなり、等
何曲に抵抗が形成された状態となる。したがって、電気
力線が集中しやすい段差部２７においては、この段差部
２７に生じる電界はゲート絶縁膜つとゲート電極３内に
形成れた抵抗２５とにより分圧されることになる。この
ため、段差部２７に生じる電界は、ゲート電極３内にお
ける不純物濃度が高い中央部に比べて小さくなり、段差
部２７への電界の集中を減少させることになる。
なお、この実施例では薄膜トランジスタにおいて行なっ
たものであるが、薄膜トランジスタに限定されることは
なく、例えば単結晶シリコンを用いたＭＯ８型トランジ
スタにおいても実施することができる。
たものであるが、薄膜トランジスタに限定されることは
なく、例えば単結晶シリコンを用いたＭＯ８型トランジ
スタにおいても実施することができる。
［発明の効果］
以上説明したように、この発明によれば、半導体薄膜に
より形成されたゲート電極において、このゲート電極内
の周辺部には不純物を添加せず、ゲート電極内の周辺部
を高抵抗領域となるようにしたので、ゲート電極内の周
辺部におけるゲート電極を被覆するゲート絶縁膜の耐圧
を向上させた半導体装置を提供することができる。
より形成されたゲート電極において、このゲート電極内
の周辺部には不純物を添加せず、ゲート電極内の周辺部
を高抵抗領域となるようにしたので、ゲート電極内の周
辺部におけるゲート電極を被覆するゲート絶縁膜の耐圧
を向上させた半導体装置を提供することができる。
第１図はこの発明の一実施例に係る半導体装置の断面構
造図、第２図（Ａ）〜（Ｈ）は第１図の製造工程を示す
図、第３図は第１図の一部拡大図、第４図は第１図に示
す半導体装置のゲート電極内の不純物濃度分布を示す図
、第５図は薄膜トランジスタの一従来例を示す図、第６
図は第５図の一部拡大図である。 （図の主要な部分を表わす符号の説明）３・・・ゲル１
〜電極 ５・・・ノンドーピング領域 ７・・・ドーピング領域 ９・・・ゲート酸化膜 第１図 第４図 ゲート電頃エノジ
造図、第２図（Ａ）〜（Ｈ）は第１図の製造工程を示す
図、第３図は第１図の一部拡大図、第４図は第１図に示
す半導体装置のゲート電極内の不純物濃度分布を示す図
、第５図は薄膜トランジスタの一従来例を示す図、第６
図は第５図の一部拡大図である。 （図の主要な部分を表わす符号の説明）３・・・ゲル１
〜電極 ５・・・ノンドーピング領域 ７・・・ドーピング領域 ９・・・ゲート酸化膜 第１図 第４図 ゲート電頃エノジ
Claims (1)
- ＭＩＳ型トランジスタにおいて、中央部は不純物が添加
され周辺部には前記不純物が添加されていない半導体薄
膜により形成されたゲート電極を有することを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26246885A JPS62123770A (ja) | 1985-11-25 | 1985-11-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26246885A JPS62123770A (ja) | 1985-11-25 | 1985-11-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62123770A true JPS62123770A (ja) | 1987-06-05 |
Family
ID=17376202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26246885A Pending JPS62123770A (ja) | 1985-11-25 | 1985-11-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62123770A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03265143A (ja) * | 1990-03-15 | 1991-11-26 | Matsushita Electron Corp | 薄膜トランジスタの製造方法 |
-
1985
- 1985-11-25 JP JP26246885A patent/JPS62123770A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03265143A (ja) * | 1990-03-15 | 1991-11-26 | Matsushita Electron Corp | 薄膜トランジスタの製造方法 |
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