JPS60160646A - Ｓｏｉ形半導体装置の製造方法 - Google Patents
Ｓｏｉ形半導体装置の製造方法Info
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- JPS60160646A JPS60160646A JP59015115A JP1511584A JPS60160646A JP S60160646 A JPS60160646 A JP S60160646A JP 59015115 A JP59015115 A JP 59015115A JP 1511584 A JP1511584 A JP 1511584A JP S60160646 A JPS60160646 A JP S60160646A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＳｏｌ （Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ＋５ｕ
ｌａｔｏｒ ）ウェハを用いたＭＯ８メモリ素子等の半
導体装置の製造方法に関するものである。
ｌａｔｏｒ ）ウェハを用いたＭＯ８メモリ素子等の半
導体装置の製造方法に関するものである。
Ｓｏｌ形のＭＯＳメモリ装置は、バルクシリコンウェハ
上に厚いｓｉｏ、層を形成し、この上にシリコン単結晶
層を形成し、この単結晶層上にメモリ領域とト２ンス７
アＭＯ８−ＦＩＴ領域とを構成してｉる。このようなメ
モリ装置はバルク上に絶縁層を介してメモリ素子が形成
されるため、放射線にさらされてもメモリ情報が破壊さ
れにくいという特徴をもっている。
上に厚いｓｉｏ、層を形成し、この上にシリコン単結晶
層を形成し、この単結晶層上にメモリ領域とト２ンス７
アＭＯ８−ＦＩＴ領域とを構成してｉる。このようなメ
モリ装置はバルク上に絶縁層を介してメモリ素子が形成
されるため、放射線にさらされてもメモリ情報が破壊さ
れにくいという特徴をもっている。
このようなＳＯＩ形ＭＯＳメモリ装置における単結晶層
を作る方法として、厚いＳＩＯ，層上に薄いポリシリコ
ン層を形成した後、このポリシリコン層にレーザビーム
を照射してアニールし単結晶化させる方法が知られてい
る。
を作る方法として、厚いＳＩＯ，層上に薄いポリシリコ
ン層を形成した後、このポリシリコン層にレーザビーム
を照射してアニールし単結晶化させる方法が知られてい
る。
この場合、ポリシリコン層全面を照射して一度に単結晶
を作ると部分的に結晶組織にむらができ、半導体特性が
不均一になるという欠点がおる。
を作ると部分的に結晶組織にむらができ、半導体特性が
不均一になるという欠点がおる。
このため、ポリシリコン層を所定の範囲の領域に分割し
た状態でこの領域毎にレーザビームを照射してアニール
すると、特性のそろった良質の単結晶層を得ることがで
きる。ダイナミックＲＡＭ等のメモリ装置では１つのメ
モリ領域と１つのトランスファＭＯ８−ＦＥＴによって
１ビツトのメモリセルが構成されるが、上記領域中に多
数のビットが占められていると、もしこの領域に結晶欠
陥が存在する場合、欠陥位置にないビットも含めてこの
領域中の全ビットが一緒に不良になってしまうという問
題がある。
た状態でこの領域毎にレーザビームを照射してアニール
すると、特性のそろった良質の単結晶層を得ることがで
きる。ダイナミックＲＡＭ等のメモリ装置では１つのメ
モリ領域と１つのトランスファＭＯ８−ＦＥＴによって
１ビツトのメモリセルが構成されるが、上記領域中に多
数のビットが占められていると、もしこの領域に結晶欠
陥が存在する場合、欠陥位置にないビットも含めてこの
領域中の全ビットが一緒に不良になってしまうという問
題がある。
本発明性従来のこのような問題点を解消するためになさ
れたもので、その目的とするところは、ビット形成の経
済性がよく製造歩留シが向上し、しかも良好な特性が得
られるようなＳＯＩ形半導体装置の製造方法を提供する
ことにある。
れたもので、その目的とするところは、ビット形成の経
済性がよく製造歩留シが向上し、しかも良好な特性が得
られるようなＳＯＩ形半導体装置の製造方法を提供する
ことにある。
本発明はこのような目的を達成するために、絶縁層上に
形成されたポリシリコン層を単位ビット毎の領域に分離
し、分離溝に熱絶縁物を充填し、分離領域毎にエネルギ
ー線照射を行なってポリシリコン層を単結晶化し、分離
溝には熱絶縁物を除去して電気絶縁物を充填して単結晶
層を単位ビット領域毎に絶縁分離し、単結晶層には必要
に応じてメモリ領域、トランスファＭＯＢ＠ＦＩＴ磐を
形成〔発明の実施例〕 以下、実施例にもとすいて本発明の詳細な説明する０ 第１図（ａ）〜０）は本発明に係る半導体装置の製造方
法を適用した一実施例の各工程における断面図である。
形成されたポリシリコン層を単位ビット毎の領域に分離
し、分離溝に熱絶縁物を充填し、分離領域毎にエネルギ
ー線照射を行なってポリシリコン層を単結晶化し、分離
溝には熱絶縁物を除去して電気絶縁物を充填して単結晶
層を単位ビット領域毎に絶縁分離し、単結晶層には必要
に応じてメモリ領域、トランスファＭＯＢ＠ＦＩＴ磐を
形成〔発明の実施例〕 以下、実施例にもとすいて本発明の詳細な説明する０ 第１図（ａ）〜０）は本発明に係る半導体装置の製造方
法を適用した一実施例の各工程における断面図である。
先ず、高抵抗のシリコン基板１上に数μｍの比較的厚い
厚さに絶縁層となるＳ ｉ ０２層２を形成し、さらに
この８１Ｃ）２層２の上に１μｍ以下の比較的薄い厚さ
のＰ形のポリシリコン層３を形成し、これによって８Ｏ
Ｉ形のウェハを作る（第１図（ａ））。なお、ポリシリ
コン層３の厚さは要求されるＭＯＳ・ＦＥＴ（７）特性
等に応じて所定の値に設定される。
厚さに絶縁層となるＳ ｉ ０２層２を形成し、さらに
この８１Ｃ）２層２の上に１μｍ以下の比較的薄い厚さ
のＰ形のポリシリコン層３を形成し、これによって８Ｏ
Ｉ形のウェハを作る（第１図（ａ））。なお、ポリシリ
コン層３の厚さは要求されるＭＯＳ・ＦＥＴ（７）特性
等に応じて所定の値に設定される。
次に、ポリシリコン層３の上ＶｃｓｏｏＸ程度の膜厚の
熱酸化膜であるＳ ｉ ｏ、 ｊｌＥ ４を形成した後
、その上にＣＶＤ法により数１００Ｘ程度の膜厚の５ｔ
ｓＮ。
熱酸化膜であるＳ ｉ ｏ、 ｊｌＥ ４を形成した後
、その上にＣＶＤ法により数１００Ｘ程度の膜厚の５ｔ
ｓＮ。
膜５ 、０．１〜１μｍの膜厚の５ｔｏ２膜６を順次形
成する。とのＳｔＯ，膜６は後記するように溝形成のマ
スクとして使用するため、エツチングマスクとして十分
な性能を出す範囲内で薄く形成する。次いで、２ビツト
で１単位を構成する領域を形成するため、幅ａが１〜１
．５μｍ程度の溝を形晟すべく所定のパターンに８１０
２膜５，８１３Ｎ４膜５，５ＩＯ２膜４を選択的にホト
エツチングし、残ったこれらの膜をマスクにしてポリシ
リコン層３をＳ １０２層２に達するまで方向性エツチ
ングする。このとき、Ｓ ｔ Ｏ，膜６はエツチング作
用によってほぼ半分以下の厚さまで薄くなる。これによ
って、ポリシリコンＮ３は単位領域の島状に分離される
（第１図（ｂ））。
成する。とのＳｔＯ，膜６は後記するように溝形成のマ
スクとして使用するため、エツチングマスクとして十分
な性能を出す範囲内で薄く形成する。次いで、２ビツト
で１単位を構成する領域を形成するため、幅ａが１〜１
．５μｍ程度の溝を形晟すべく所定のパターンに８１０
２膜５，８１３Ｎ４膜５，５ＩＯ２膜４を選択的にホト
エツチングし、残ったこれらの膜をマスクにしてポリシ
リコン層３をＳ １０２層２に達するまで方向性エツチ
ングする。このとき、Ｓ ｔ Ｏ，膜６はエツチング作
用によってほぼ半分以下の厚さまで薄くなる。これによ
って、ポリシリコンＮ３は単位領域の島状に分離される
（第１図（ｂ））。
次に、島状のポリシリコン層３の側壁に熱酸化膜のＳ
ｔ Ｏ，膜Ｔを形成し、次いで全面に厚膜数ｘｏｏＸの
５１３Ｎ４膜８と厚膜１μｍ程度のＳ ｉ ０２膜９を
ＣＶＤＩ順次形成する。５１０２膜９は溝を十分に埋め
るように厚く形成される。これによって、島状のポリシ
リコン層３を覆う熱絶縁性のキャップが形成される。し
かる後、レーザビーム等のエネルギー線を照射してアニ
ールを行ない、ポリシリコン層３８−溶馳、耳鈷晶什才
りめイ里鈷凰のシリコン層３０にする（第１図（Ｃ））
。シリコン層３０は島状の領域毎に形成されるので、同
じ領域内では均一の特性が得られる。
ｔ Ｏ，膜Ｔを形成し、次いで全面に厚膜数ｘｏｏＸの
５１３Ｎ４膜８と厚膜１μｍ程度のＳ ｉ ０２膜９を
ＣＶＤＩ順次形成する。５１０２膜９は溝を十分に埋め
るように厚く形成される。これによって、島状のポリシ
リコン層３を覆う熱絶縁性のキャップが形成される。し
かる後、レーザビーム等のエネルギー線を照射してアニ
ールを行ない、ポリシリコン層３８−溶馳、耳鈷晶什才
りめイ里鈷凰のシリコン層３０にする（第１図（Ｃ））
。シリコン層３０は島状の領域毎に形成されるので、同
じ領域内では均一の特性が得られる。
次に、キャンプとして使用したｓ ｔ ｏ２膜９゜Ｓｉ
３Ｎ４膜８、および８１０２膜６を酸処理によシ順次除
去する。この結果、シリコン層３０はその上面は５ｉｓ
Ｎ４膜５に覆われているが、溝内の側壁は露出した状態
となる。ここで、ウェハ基板を水蒸気を含む酸化雰囲気
中にさらすと、露出した側壁部分のみが選択的に酸化さ
れ、膜厚（深さ）数１０００Ｘの５１０２膜１０が形成
される（第１図（ｄ））。
３Ｎ４膜８、および８１０２膜６を酸処理によシ順次除
去する。この結果、シリコン層３０はその上面は５ｉｓ
Ｎ４膜５に覆われているが、溝内の側壁は露出した状態
となる。ここで、ウェハ基板を水蒸気を含む酸化雰囲気
中にさらすと、露出した側壁部分のみが選択的に酸化さ
れ、膜厚（深さ）数１０００Ｘの５１０２膜１０が形成
される（第１図（ｄ））。
この８１０２膜１０はＬＯＣＯ８酸化膜となる。
この工程以降の工程は、ポリシリコンのアニール再結晶
化のために用いた溝内の熱絶縁物のかわシに、ビット単
位領域を電気的に絶縁する領域を形成するためのものと
なる。
化のために用いた溝内の熱絶縁物のかわシに、ビット単
位領域を電気的に絶縁する領域を形成するためのものと
なる。
次に、Ｓｉ、Ｎ４膜５を酸処理によって除去する。
しかる後全面にＣＶＤ法により膜厚数１００１の８１８
Ｎ４膜１１を形成する（第１図（ｅ））。
Ｎ４膜１１を形成する（第１図（ｅ））。
次に、ＣＶＤ法によりポリシリコン膜１２詮面に形成す
る（第１図（ｆ））。この場合、ポリシリコン膜１２は
溝を完全に埋めた上に十分に平面にも残るように数μｍ
程度の膜厚に形成する。これによって、ポリシリコン膜
１２の溝上の凹みの影響が無視できる。次いで、ＣＦ４
等を用いてドライエツチングしてポリシリコン膜１２を
全面エツチングする。このとき、５１３Ｎ４膜１１の平
面部がエツチング終点となる。しかる後、燻処理を行な
って溝内に残ったポリシリコン１２ａＫＰを導入せしめ
る。次いで、Ｓｉ３Ｎ４膜１１をマスクにしてＰがドー
プされた溝内のポリシリコン１２ａを熱酸化させ、上面
部に膜厚数１ｏｏｏＸの５１０２膜１３を形成する。次
いで、酸処理によって８ｉ３Ｎ４膜１１を除去するが、
溝内には５ｔ３Ｎ４膜１１＆が残る。そして、再び表面
に膜厚数１００Ｘの５ｉｓＮ４膜を形成し、ホトエツチ
ング加工によって溝領域表面のみに５ｔＳＮ４膜１４を
残す（第１図（ｇ））。これによって、島状のシリコン
層３０の隣接するもの同志の間の表面（幅すは約２〜３
μｍ）はＳ ｉ３ Ｎ４膜１４によつズ覆われることに
なる。この結果、島状のシリコン層３０は互いに十分に
電気的絶縁がなされて分離される。
る（第１図（ｆ））。この場合、ポリシリコン膜１２は
溝を完全に埋めた上に十分に平面にも残るように数μｍ
程度の膜厚に形成する。これによって、ポリシリコン膜
１２の溝上の凹みの影響が無視できる。次いで、ＣＦ４
等を用いてドライエツチングしてポリシリコン膜１２を
全面エツチングする。このとき、５１３Ｎ４膜１１の平
面部がエツチング終点となる。しかる後、燻処理を行な
って溝内に残ったポリシリコン１２ａＫＰを導入せしめ
る。次いで、Ｓｉ３Ｎ４膜１１をマスクにしてＰがドー
プされた溝内のポリシリコン１２ａを熱酸化させ、上面
部に膜厚数１ｏｏｏＸの５１０２膜１３を形成する。次
いで、酸処理によって８ｉ３Ｎ４膜１１を除去するが、
溝内には５ｔ３Ｎ４膜１１＆が残る。そして、再び表面
に膜厚数１００Ｘの５ｉｓＮ４膜を形成し、ホトエツチ
ング加工によって溝領域表面のみに５ｔＳＮ４膜１４を
残す（第１図（ｇ））。これによって、島状のシリコン
層３０の隣接するもの同志の間の表面（幅すは約２〜３
μｍ）はＳ ｉ３ Ｎ４膜１４によつズ覆われることに
なる。この結果、島状のシリコン層３０は互いに十分に
電気的絶縁がなされて分離される。
なお、第１図（ｆ）におけるポリシリコン膜１２の代シ
にＣＶＤ法でｓ ｉ ｏ２膜を厚く形成すると、熱酸化
によって５ｉｏｚ膜１３を形成する工程が省略できる。
にＣＶＤ法でｓ ｉ ｏ２膜を厚く形成すると、熱酸化
によって５ｉｏｚ膜１３を形成する工程が省略できる。
また、第１図（ｄ）におけるＳ ｉ ３Ｎ４膜５を酸処
理で除去することなせずに、この状態で直接ＣＶＤ法で
厚いＳ ｉ ０２膜を形成し、これをドライエツチング
で平坦化する際にこの５１３Ｎ４膜５をエツチングスト
ッパとして使用することもできる。
理で除去することなせずに、この状態で直接ＣＶＤ法で
厚いＳ ｉ ０２膜を形成し、これをドライエツチング
で平坦化する際にこの５１３Ｎ４膜５をエツチングスト
ッパとして使用することもできる。
第２図はこのように形成したＳＯＩ形半導体ウェハをＭ
ＯＳダイナミックメモリに適用した例の断面図である。
ＯＳダイナミックメモリに適用した例の断面図である。
Ｐ形の単結晶層３０にはソース、ドレイン領域となるＮ
領域２０、メモリ領域となるＮ−領域２１が形成され
ている。なお、２２はゲートｓｔｏｗ膜、２３はポリシ
リコンのゲート電極、２４はメ無すゲー）８１０ｇ膜、
２５はメモリゲートＳ １３ Ｎ４ 膜、２６はポリシ
リコンのメモリ電極、２７は隣接する単結晶層領域に配
線するためのゲート電極、２８は燐ガラス（ＰＳＧ）膜
、２９はアルミニウム配線である。単結晶層中のＮ領域
２０およびゲートＳ ｉ Ｑ２膜２２．ゲート電極２３
によシトランスファＭＯ８−ＦＥＴが構成され、Ｎ−領
域２１およびメモリゲート５１０２膜２４．メモリゲー
ト８１３Ｎ４膜２５．メモリ電極２６によシメモリ領域
が構成される。Ｃは単位領域の中心線で、この中心線Ｃ
から図で左右に対称に同じ構造に形成されている。従っ
て１つの島状領域内に２ビツトのメモリ素子が構成され
ることになるこの実施例では２ビツトが単位領域になる
。
領域２０、メモリ領域となるＮ−領域２１が形成され
ている。なお、２２はゲートｓｔｏｗ膜、２３はポリシ
リコンのゲート電極、２４はメ無すゲー）８１０ｇ膜、
２５はメモリゲートＳ １３ Ｎ４ 膜、２６はポリシ
リコンのメモリ電極、２７は隣接する単結晶層領域に配
線するためのゲート電極、２８は燐ガラス（ＰＳＧ）膜
、２９はアルミニウム配線である。単結晶層中のＮ領域
２０およびゲートＳ ｉ Ｑ２膜２２．ゲート電極２３
によシトランスファＭＯ８−ＦＥＴが構成され、Ｎ−領
域２１およびメモリゲート５１０２膜２４．メモリゲー
ト８１３Ｎ４膜２５．メモリ電極２６によシメモリ領域
が構成される。Ｃは単位領域の中心線で、この中心線Ｃ
から図で左右に対称に同じ構造に形成されている。従っ
て１つの島状領域内に２ビツトのメモリ素子が構成され
ることになるこの実施例では２ビツトが単位領域になる
。
なお、第３図は第２図の概略平面図で４ｆｉ、３１は第
１図（ｇ）のＳ ｌ ０２膜１０．Ｓｉ３Ｎ４膜１１ａ
、ポリシリ＝ｆｆ７１２ａ、５ｌｏｚ膜１３．Ｓｉ３Ｎ
４膜１４によって分離溝内に形成された電気絶縁領域で
ある。
１図（ｇ）のＳ ｌ ０２膜１０．Ｓｉ３Ｎ４膜１１ａ
、ポリシリ＝ｆｆ７１２ａ、５ｌｏｚ膜１３．Ｓｉ３Ｎ
４膜１４によって分離溝内に形成された電気絶縁領域で
ある。
このように本発明に係るＳＯＩ形半導体装置の製造方法
によると、単位島状領域毎に半導体領域が分離されてい
るので結晶欠陥が生じても他の領域に影響を与えないた
めに製造歩留シがよく生産性へ向上するとともに、半導
体特性もばらつきなく良好になる。また、領域を分離す
るために形成した溝は、単結晶層をエネルギー線アニー
ルによって形成する際は熱絶縁物を充填して熱を領域内
に閉じ込める機能をなし、単結晶層形成後は各領域を互
いに絶縁する電気絶縁物を充填する機能をなし、スペー
スを有効に利用して集積度を向上できる等数多くの効果
がある。
によると、単位島状領域毎に半導体領域が分離されてい
るので結晶欠陥が生じても他の領域に影響を与えないた
めに製造歩留シがよく生産性へ向上するとともに、半導
体特性もばらつきなく良好になる。また、領域を分離す
るために形成した溝は、単結晶層をエネルギー線アニー
ルによって形成する際は熱絶縁物を充填して熱を領域内
に閉じ込める機能をなし、単結晶層形成後は各領域を互
いに絶縁する電気絶縁物を充填する機能をなし、スペー
スを有効に利用して集積度を向上できる等数多くの効果
がある。
第１図（ａ）〜（ｇ）は本発明に係る半導体装置の製造
方法の一実施例における各工程の断面図、第２図は第１
図の実施例で製造したウエノ・を用いたＭＯＳダイナミ
ックメモリの断面図、第３図はその概略平面図である。 ２・書・・５１０２層、３・１１＋１・ポリシリコン層
、４，６．７，９．１０．１３ ・・・・Ｓ ｉ ０２
膜、５．８．１１．１１＆、１４ ・φ・・Ｓｉ３Ｎ４
膜、１２ｅ・・嗜ホリシリコン膜、１２ａ・・・・ポリ
シリコン、３０・・・・単結晶層。 第１図・ 第１図 第２図 第３図
方法の一実施例における各工程の断面図、第２図は第１
図の実施例で製造したウエノ・を用いたＭＯＳダイナミ
ックメモリの断面図、第３図はその概略平面図である。 ２・書・・５１０２層、３・１１＋１・ポリシリコン層
、４，６．７，９．１０．１３ ・・・・Ｓ ｉ ０２
膜、５．８．１１．１１＆、１４ ・φ・・Ｓｉ３Ｎ４
膜、１２ｅ・・嗜ホリシリコン膜、１２ａ・・・・ポリ
シリコン、３０・・・・単結晶層。 第１図・ 第１図 第２図 第３図
Claims (1)
- 絶縁層上にポリシリコン膜を形成する工程と、このポリ
シリコン膜に単位ビット毎の領域に分離するべく絶縁層
に達するまで分離溝を形成する工程と、この分離溝内に
熱絶縁物を形成する工程と、エネルギー線照射によって
分離された領域毎にポリシリコン層を半結晶層に変化さ
せる工程と、熱絶縁物を除去して分離溝内に電気絶縁領
域を形成する工程とを有するＳＯＩ形半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015115A JPS60160646A (ja) | 1984-02-01 | 1984-02-01 | Ｓｏｉ形半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015115A JPS60160646A (ja) | 1984-02-01 | 1984-02-01 | Ｓｏｉ形半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60160646A true JPS60160646A (ja) | 1985-08-22 |
Family
ID=11879826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59015115A Pending JPS60160646A (ja) | 1984-02-01 | 1984-02-01 | Ｓｏｉ形半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60160646A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62181464A (ja) * | 1986-02-05 | 1987-08-08 | Sharp Corp | 半導体集積回路素子 |
| JPS63265464A (ja) * | 1987-04-23 | 1988-11-01 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
| JPH01125858A (ja) * | 1987-11-10 | 1989-05-18 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH01264256A (ja) * | 1988-04-15 | 1989-10-20 | Agency Of Ind Science & Technol | 半導体装置 |
| WO1999003147A1 (en) * | 1997-07-10 | 1999-01-21 | Telefonaktiebolaget Lm Ericsson | Thermally insulated integrated circuits |
-
1984
- 1984-02-01 JP JP59015115A patent/JPS60160646A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62181464A (ja) * | 1986-02-05 | 1987-08-08 | Sharp Corp | 半導体集積回路素子 |
| JPS63265464A (ja) * | 1987-04-23 | 1988-11-01 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
| JPH01125858A (ja) * | 1987-11-10 | 1989-05-18 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH01264256A (ja) * | 1988-04-15 | 1989-10-20 | Agency Of Ind Science & Technol | 半導体装置 |
| WO1999003147A1 (en) * | 1997-07-10 | 1999-01-21 | Telefonaktiebolaget Lm Ericsson | Thermally insulated integrated circuits |
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