JP2008160103A

JP2008160103A - 半導体装置及びその製造方法

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Publication number: JP2008160103A
Application number: JP2007311920A
Authority: JP
Inventors: Masahiro Yoshida; 匡宏吉田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2007-12-03
Filing date: 2007-12-03
Publication date: 2008-07-10
Anticipated expiration: 2021-10-11
Also published as: JP4433324B2

Abstract

【課題】トランジスタのwellコンタクトをとりやすい半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、絶縁層２０上に第１の領域及び第２の領域を有するシリコン層３０を形成する工程と、シリコン層３０の第１の領域に不純物をドープする工程と、不純物をドープした後シリコン層３０の表面に熱酸化膜１６を形成する工程と、熱酸化膜１６を除去する工程と、第１の領域において第１のフィールド酸化膜４１を絶縁層２０に接するように形成する工程と、第２の領域において第２のフィールド酸化膜４２をシリコン層３０を介して絶縁層２０上に形成する工程と、第１の領域におけるシリコン層３０に、完全空乏型のトランジスタを形成する工程と、第２の領域におけるシリコン層３０に、部分空乏型のトランジスタを形成する工程とを有する。
【選択図】図３

Description

この発明は半導体装置、およびその製造方法に関するものである。

将来における低電圧・低消費電力LSIの開発において、Silicon On Insulator（以下SOI）技術への注目が高まっている。SOI技術とは、絶縁層の上に形成したシリコン層にトランジスタなどの素子を形成する技術である。この技術を用いて製造された半導体装置は、従来の半導体装置よりも低電圧で動作し、消費電力が少ないという利点がある。現在のSOI技術を使用したアプリケーションとしては、CMOS等を主に搭載した Logic系の製品が主流であり、DRAMをはじめとするメモリ系の製品にSOI技術を適用することはあまり行われていない。しかしながら、メモリにおいても低電圧・低消費電力への要求はある。そして、シリコン基板上にトランジスタなどの素子を形成する従来のbulk型のトランジスタを用いて現在のメモリよりもさらに低電圧・低消費電力のメモリを製造することは、徐々に困難なものとなってきている。このため、メモリにもSOI技術を適用することが検討されはじめた。

以下に従来のSOI構造を有する完全空乏型の半導体装置の製造方法について、図4(a)〜(e)を用いて説明する。

まず、図4(a)のようにシリコン基板10上に埋め込み酸化膜層20を1000〜2000Åの厚さに形成し、さらに埋め込み酸化膜層20上にシリコン層30を500〜1000Åの厚さに形成する。

次に、図4(b)のようにシリコン層30の上にパッド酸化膜35を50〜200Åの厚さに形成し、さらに通常のホトリソグラフィ／エッチング技術を用いることで、残存したパッド酸化膜35の上に、フィールド酸化膜形成領域上に開口部を有する窒化膜36を500〜3000Åの厚さに形成する。

次に、窒化膜36をマスクとしてシリコン層30を熱酸化することによって、フィールド酸化膜40を埋め込み酸化膜層20まで届く厚さ(1000〜2000Å)に形成する。その後、残存した窒化膜36、残存したパッド酸化膜35をそれぞれ除去することで図4(c)に示す形状を得る。

次に、図4(d)に示すように、トランジスタ形成領域のシリコン層30に導電型を持たせるため、素子分離されたシリコン層30に不純物をドープする。

最後に、トランジスタ形成領域の、シリコン層30上にゲート酸化膜50を形成し、ゲート酸化膜50上に通常のホトリソグラフィ技術及びエッチング技術を用いてゲート電極60を形成する。さらに、ゲート電極60をマスクにして不純物をシリコン層30にドープすることによって、トランジスタのソース及びドレイン領域71をそれぞれ形成する。以上のようにして図4(e)に示すようなSOI技術を用いた半導体装置は完成する。

しかしながら、上述した従来の半導体装置の製造方法によると、フィールド酸化膜が常に埋め込み酸化膜層と接触しているため、トランジスタのwellコンタクトをとりづらいという問題がある。

上述の課題を解決するため、本願発明の半導体装置は、絶縁層上に第１の領域及び第２の領域を有するシリコン層を形成する工程と、シリコン層の第１の領域に、不純物をドープする工程と、不純物をドープした後、シリコン層の表面に熱酸化膜を形成する工程と、熱酸化膜を除去する工程と、熱酸化膜を除去した後、シリコン層の上にマスクパターンを形成する工程と、マスクパターンをマスクとしてシリコン層を酸化することによって、第１の領域においてシリコン層を複数の島領域に素子分離する第１の素子分離膜を、絶縁層に接するように形成する工程と、マスクパターンをマスクとしてシリコン層を酸化することによって、第２の領域においてシリコン層を複数の島領域に素子分離する第２の素子分離膜を、シリコン層を介して絶縁層上に形成する工程と、第１の領域におけるシリコン層に、完全空乏型のトランジスタを形成する工程と、第２の領域におけるシリコン層に、部分空乏型のトランジスタを形成する工程によって製造される。

本願発明に係る半導体装置の製造方法によれば、第２の領域のシリコン層の膜厚が第１の領域のシリコン層の膜厚よりも厚くなるので、第２の領域のシリコン層に形成したトランジスタのwellコンタクトをとりやすいという利点がある。

（第１の実施例の説明）
図１は、本願発明の第１の実施例を示す断面図である。この図１を用いて本願発明の第１の実施例を説明する。

本願発明の第１の実施例の半導体装置は、SOI基板の領域Ａにはロジックの回路に使用される完全空乏型のトランジスタが設けられ、領域Ｂにはメモリの回路に使用される部分空乏型のトランジスタが設けられている。さらに、部分空乏型トランジスタが形成されているシリコン層32は、電位を固定されている。

ロジック回路とは、入力された論理値の組に対して、所定の演算を行って出力する回路である。ロジック回路には、出力される論理値の組が入力される論理値の組によってのみ決まる組み合わせ論理回路と、出力される論理値の組が論理値入力時のロジック回路の状態にも影響される順序論理回路とがある。本実施例では、例えばメモリに入力するためのデータや、メモリから出力されるデータを演算するための回路を搭載する。一方、メモリ回路としては、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリなどを搭載することができる。

SOI基板は、シリコン基板10上に埋め込み酸化膜層20を備え、さらに埋め込み酸化膜層20の上にシリコン層31及びシリコン層32を備えている。そして、埋め込み酸化膜層20に接し、シリコン層31を素子分離している第１のフィールド酸化膜41と、埋め込み酸化膜層20まで到達せず、シリコン層32を素子分離している第２のフィールド酸化膜42を備えている。そして第１のフィールド酸化膜41及び第２のフィールド酸化膜42によって素子分離されたシリコン層31及びシリコン層32にはそれぞれトランジスタが形成されている。

各トランジスタはシリコン層31またはシリコン層32上に形成されたゲート酸化膜50を有し、ゲート酸化膜50上に形成されたゲート電極60を有し、さらにシリコン層31または32に形成されたソース及びドレイン領域71及びチャネル領域72を備えている。また、シリコン層32の膜厚はシリコン層31の膜厚よりも厚くなっている。そして、ゲート電極60や第１及び第２のフィールド酸化膜41、42の上を、BPSG（ボロンリンシリケートガラス）やSiO₂からなる層間絶縁膜80が覆っている。また、シリコン層32に形成したトランジスタのソース及びドレイン領域71は、そのソースまたはドレインに相当する部分が図示しないキャパシタと電気的に接続されている。

さらに、シリコン層32の電位を固定するために、層間絶縁膜80を貫き、シリコン層32の表面と接し、ポリシリコンやタングステンからなるコンタクト90が設けられている。コンタクト90がシリコン層32と接触する部分である高濃度層33には、シリコン基板32と同じ導電型の不純物が、シリコン基板32の不純物濃度よりも高い濃度にドープされている。なお、コンタクト90の直径は、0.3〜0.4μｍほどである。そして、コンタクト90は、層間絶縁膜80の表面に形成され、アルミニウムや銅からなる。さらに、接地されたり定電位源と接続されたりした上層配線95配線と接続されているので、シリコン層32の電位は所定の値に固定されている。

本願発明の第１の実施例の半導体装置おいては、第２のフィールド酸化膜42は埋め込み酸化膜層20に到達していないので、シリコン層32に形成された部分空乏型の各トランジスタはbody領域（チャネル領域の下の領域）においてそれぞれ電気的に接続されている。つまり、wellコンタクト（body領域を定電圧源と電気的に接続すること）によりbody領域の電位を固定してある。したがって、シリコン層32に形成したトランジスタのbody領域に電荷が蓄積することがない。そのために、シリコン層32に形成したトランジスタのゲート電極に電圧を加えなくても、蓄積した電荷によってシリコン層32に形成したトランジスタのソースとドレインが電気的に接続されてしまうことがなくなる。ゆえに、パスゲートリーク（メモリのキャパシタに貯えられた電荷がトランスファゲートを介してリークする現象）が発生しないので、メモリセルの情報を確実に保持できるという効果がある。

一方、第１のフィールド酸化膜41は埋め込み酸化膜層20に到達し、シリコン層31を完全に素子分離している。また、シリコン層31に形成したトランジスタは、ロジックの回路に使用される完全空乏型のトランジスタである。したがって、トランジスタのVtを部分空乏型のトランジスタよりも低く設定できるため、低電圧で動作させることができる。つまり、従来のSOI技術を用いたトランジスタの効果は失われない。

バスゲートリークを防ぐためには、ソース及びドレイン領域71の導電型がN型であって、ゲート電圧の閾値が1.0〜1.2Vである場合、シリコン層32を接地したり定電位源と接続したりすることによって、埋め込み酸化膜層20近傍のシリコン層32の電位を0V以下に保っておけばよい。

また、図示しないが、シリコン層31とシリコン層32とを離間させ、この間に周辺回路を配置してもいい。

なお、高濃度層33は、埋め込み酸化膜層20に接するように広範囲に形成すると、高濃度層33は周囲の層に比べて抵抗が低いため、より効果的にbody領域に蓄積した電荷をコンタクト90を通して逃がすことができる。
（第２の実施例の説明）
図２(a)〜(g)は、本願発明の第２の実施例を示す工程断面図である。この図２(a)〜(g)を用いて本願発明の第２の実施例を説明する。本願発明の第２の実施例は、本願発明の第１の実施例に記載の半導体装置の製造方法に相当するものである。

まず、図2(a)に示したように、シリコン基板10上に1000〜2000Åの厚さの埋め込み酸化膜層20、2000〜4000Åの厚さのシリコン層30を順次形成する。

次に、第１パッド酸化膜25を50〜200Åの厚さに形成し、その上に第１窒化膜26を500〜3000Åの厚さに形成することで、図2(b)に示す形状を得る。

次に、第１パッド酸化膜25及び第１窒化膜26をマスクとして通常のエッチング技術を用いてシリコン層30の一部をエッチングする。シリコン層30には、線AA'を境にしてエッチングされる部分とエッチングされない部分とがある。エッチングされる部分がシリコン層31となり、エッチングされない部分がシリコン層32となる。図2(c)における線AA'よりも左側のシリコン層31は、後の工程において完全空乏型のトランジスタが形成される部分であり、線AA'よりも右側のシリコン層32は、後の工程において部分空乏型のトランジスタが形成される部分である。そして、第１パッド酸化膜25及び第１窒化膜26を除去する。そうすると、埋め込み酸化膜層20上にシリコン層32及びシリコン層32よりも薄いシリコン層31の両方を有する図2(c)に示す形状が得られる。

次に、シリコン層31及びシリコン層32の上に第２パッド酸化膜35を50〜200Åの厚さに形成し、さらに、第２パッド酸化膜35上に素子分離のための第２窒化膜36を500〜3000Åの厚さに形成し、図2(d)に示す形状を得る。

次に、第２窒化膜36をマスクとしてシリコン層31及びシリコン層32を熱酸化する。その熱酸化によって、シリコン層31の一部が埋め込み酸化膜層20まで届く厚さのフィールド酸化膜41となり、シリコン層32の一部が埋め込み酸化膜層20までは到達しない厚さのフィールド酸化膜42となる。その後、第２窒化膜36、第２パッド酸化膜25を除去する。すると、シリコン層31はフィールド酸化膜41によって、シリコン層32はフィールド酸化膜42によってそれぞれ素子分離されている、図2(e)に示す形状を得る。

次に、図2(f)に示すように、フィールド酸化膜41及び42によって素子分離されたシリコン層31及びシリコン層32にそれぞれ不純物をドープする。このときドープする不純物の濃度は、チャネルがｐ型のトランジスタを形成する場合は、1×10¹²〜1×10¹³cm^-2程度である。

最後に、シリコン層31及びシリコン層32上にゲート酸化膜50を形成し、その上にポリシリコンからなるゲート電極60を形成し、ゲート電極60をマスクとして不純物をシリコン層31及びシリコン層32にドープすることで、トランジスタのソース及びドレイン領域71及びチャネル領域72を形成する。このとき、素子分離されたシリコン層32のうち一部にはトランジスタを形成しないでおく。ただし、トランジスタを形成しないシリコン層32は、不純物の濃度が1×10¹⁵〜2×10¹⁵cm^-2程度に濃い領域である、高濃度層33を形成しておく。

トランジスタの形成後、ゲート電極60や第１及び第２のフィールド酸化膜41、42の上に、BPSGやSiO₂からなる層間絶縁膜80を形成する。そしてトランジスタを形成しないシリコン層32には、シリコン層32と電気的に接続され、ポリシリコンやタングステンからなるコンタクト90を、層間絶縁膜80を貫いて形成する。コンタクト90の直径が、0.3〜0.4μｍとなるように形成する。層間絶縁膜80の表面には、アルミニウムや銅からなる上層配線95を形成する。上層配線95は、接地したり定電位源と接続したりすることによって、その電位を常に0V以下に保っておく。

以上のようにして、図2(g)に示すように、素子分離されたシリコン層31にトランジスタを、同じく素子分離されたシリコン層32にトランジスタやコンタクトを有する本願発明の第１の実施例に記載の半導体装置は完成する。

本願発明の第２の実施例によって製造した第１の実施例に記載の半導体装置は、シリコン層32の膜厚をシリコン層31の膜厚よりも厚くしたものとなるので、シリコン層32に形成したトランジスタにおいてwellコンタクトをとりやすいという利点がある。

また、完全空乏型のトランジスタを形成する領域と部分空乏型のトランジスタを形成する領域とを、一度の工程で厚さの等しいフィールド酸化膜41及び42を形成することにより、同時に素子分離することができる。

なお、高濃度層33を形成するときに、高濃度層33が埋め込み酸化膜層20に接するように広範囲に形成すると、高濃度層33は周囲の層に比べて抵抗が低いため、より効果的にbody領域に蓄積した電荷をコンタクト90を通して逃がすことができる。特に、本発明においては、埋め込み酸化膜層20がシリコン層32の下方にある。したがって、高濃度層33に形成するためにシリコン層32にドープするイオンが下方に過度に拡散してしまうことが防げる。そのため、容易に埋め込み酸化膜層20に接するような広範囲にわたる高濃度層33を形成することができる。
（第３の実施例の説明）

図３(a)〜(e)は、本願発明の第３の実施例を示す断面図である。この図３(a)〜(e)を用いて本願発明の第３の実施例を説明する。本願発明の第３の実施例は、本願発明の第２の実施例と同様、本願発明の第１の実施例に記載の半導体装置の製造方法に相当するものであり、本願発明の第２の実施例の変形例である。

まず、図３(a)に示したように、シリコン基板10上に1000〜2000Åの埋め込み酸化膜層酸化膜20、2000〜4000Åのシリコン層30を順次形成する。この工程は第２の実施例と同様である。

次に、図３(b)に示すように、シリコン層30の表面上に選択的にレジスト12を形成し、このレジスト12をマスクとしてArをシリコン層30に対して加速電界10〜30keV、密度1×10¹⁴〜1×10¹⁵cm^-2の条件でドープする。また、Arの代わりにBやPを選択することも可能である。

次に、レジスト12を除去し、熱酸化膜16をシリコン層30の上に2000〜5000Å形成する。このとき、増速拡散効果により、不純物をドープした領域においてはそれ以外の領域においてよりも熱酸化膜16が速く成長する。そのため、熱酸化膜16は図３(c)に示すような形状となる。

次に、熱酸化膜16を除去することにより、埋め込み酸化膜層20上にシリコン層32及びシリコン層32よりも薄いシリコン層31の両方を有する図３(d)に示す形状を得る。

その後の工程は、第２の実施例の図2(d)〜(g)以下と同様の工程である。最終的には、本願発明の第２の実施例と同様に、図３(e)に示すような半導体装置が得られる。

本願発明の第３の実施例は、第２の実施例における効果と同様の効果が得られる。さらに、第２の実施例における第１のパッド酸化膜25を形成しなくていいため、第２の実施例に比べて工程を簡略にすることができる。

第１の実施の形態にかかる半導体装置を示す断面図である。第２の実施の形態にかかる半導体装置の製造方法を示す断面図である。第３の実施の形態にかかる半導体装置の製造方法を示す断面図である。従来の半導体装置及びその製造方法を示す断面図である。

符号の説明

１０シリコン基板
２０絶縁層
３１第１のシリコン層
３２第２のシリコン層
３３高濃度層
４１第１のフィールド酸化膜
４２第２のフィールド酸化膜
５０ゲート酸化膜
６０ゲート電極
７１ソース及びドレイン領域
７２チャネル領域
８０層間絶縁膜
９０コンタクト
９５上層配線

Claims

絶縁層上に第１の領域及び第２の領域を有するシリコン層を形成する工程と、
前記シリコン層の前記第１の領域に、不純物をドープする工程と、
前記不純物をドープした後、前記シリコン層の表面に熱酸化膜を形成する工程と、
前記熱酸化膜を除去する工程と、
前記熱酸化膜を除去した後、前記シリコン層の上にマスクパターンを形成する工程と、
前記マスクパターンをマスクとして前記シリコン層を酸化することによって、前記第１の領域において前記シリコン層を複数の島領域に素子分離する第１の素子分離膜を、前記絶縁層に接するように形成する工程と、
前記マスクパターンをマスクとして前記シリコン層を酸化することによって、前記第２の領域において前記シリコン層を複数の島領域に素子分離する第２の素子分離膜を、前記シリコン層を介して前記絶縁層上に形成する工程と、
前記第１の領域における前記シリコン層に、完全空乏型のトランジスタを形成する工程と、
前記第２の領域における前記シリコン層に、部分空乏型のトランジスタを形成する工程とを有することを特徴とする半導体装置の製造方法。
絶縁層上に第１の領域及び第２の領域を有するシリコン層を形成する工程と、
前記第２の領域における前記シリコン層の表面全面に、マスクパターンを形成する工程と、
前記マスクパターンをマスクとして前記シリコン層の表面を除去する工程と、
前記シリコン層の表面を除去した後、前記マスクパターンを除去する工程と、
前記絶縁層に接し、前記第１の領域において前記シリコン層を複数の島領域に素子分離する第１の素子分離膜と、前記シリコン層を介して前記絶縁層上にあり、前記第２の領域において前記シリコン層を複数の島領域に素子分離する第２の素子分離膜とを同時に形成する工程と、
前記第１の領域における前記シリコン層に、完全空乏型のトランジスタを形成する工程と、
前記第２の領域における前記シリコン層に、部分空乏型のトランジスタを形成する工程とを有することを特徴とする半導体装置の製造方法。
前記不純物には、アルゴン、ボロン、リンのいずれかを選択することを特徴とする請求項１記載の半導体装置の製造方法。
前記マスクパターンは、パッド酸化膜を介して形成することを特徴とする請求項１または２記載の半導体装置の製造方法。
前記絶縁層には、シリコン基板上に形成された絶縁層を選択することを特徴とする請求項１または２記載の半導体装置の製造方法。
前記第１の素子分離膜及び前記第２の素子分離膜を同時に形成することを特徴とする請求項１または２記載の半導体装置の製造方法。
前記第２の領域において前記シリコン層に、不純物が周囲よりも高濃度にドープされた高濃度層を形成する工程を有することを特徴とする請求項１または２記載の半導体装置の製造方法。
前記高濃度層は、前記絶縁層に接するように広範囲に形成することを特徴とする請求項７記載の半導体装置の製造方法。