JP2007258481A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2007258481A
JP2007258481A JP2006081480A JP2006081480A JP2007258481A JP 2007258481 A JP2007258481 A JP 2007258481A JP 2006081480 A JP2006081480 A JP 2006081480A JP 2006081480 A JP2006081480 A JP 2006081480A JP 2007258481 A JP2007258481 A JP 2007258481A
Authority
JP
Japan
Prior art keywords
diffusion layer
film
semiconductor device
insulating film
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006081480A
Other languages
English (en)
Inventor
Tetsukazu Nishimura
哲一 西村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2006081480A priority Critical patent/JP2007258481A/ja
Priority to US11/513,029 priority patent/US7611983B2/en
Publication of JP2007258481A publication Critical patent/JP2007258481A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Abstract

【課題】シリサイド技術を用いなくても抵抗を低減することができる半導体装置及びその製造方法を提供する。
【解決手段】トランジスタを覆うＢＰＳＧ膜８を形成する。次に、ＢＰＳＧ膜８上にＢＰＳＧ膜９を形成する。ＢＰＳＧ膜８中のＢ濃度は、ＢＰＳＧ膜９中のＢ濃度の５倍程度高いものとする。次いで、ゲート電極を境にしてＢＰＳＧ８膜をソース拡散層４１側の部分とドレイン拡散層４２側の部分とに分離する。その後、ＢＰＳＧ膜８及び９にソース拡散層４１まで到達するコンタクトホール２１を形成する。続いて、コンタクトホール２１に露出しているＢＰＳＧ膜８を等方性エッチングにより除去することにより、ソース拡散層４１とＢＰＳＧ膜４２との間に空洞部を形成する。そして、空洞部内にＴｉＮ等からなるバリアメタル膜１２を形成する。
【選択図】図１Ｉ

Description

本発明は、シリサイド技術が不要な半導体装置及びその製造方法に関する。
近年、抵抗の低減のためにトランジスタにシリサイド技術が適用されているが、シリサイド技術を適用するとコストが上昇する。このため、特に抵抗の低減が必要とされないトランジスタでは、シリサイド層は形成されていない。このようなトランジスタとしては、例えばメモリセルアレイを構成するトランジスタが挙げられる。
ここで、従来の半導体装置について説明する。図４は、従来の半導体装置を示す断面図である。基板１０１の表面に素子分離絶縁膜１０２が形成され、素子分離絶縁膜１０２により区画された素子領域内に２個の電界効果トランジスタが形成されている。これらのトランジスタには、トンネル絶縁膜１０３、フローティングゲート１０４、絶縁膜１０５、コントロールゲート１０６、サイドウォール１０７、ソース拡散層１４１及びドレイン拡散層１４２が形成されている。そして、トランジスタを覆う層間絶縁膜１１０が形成されている。層間絶縁膜１１０には、ソース拡散層１４１まで到達するコンタクトホール及びドレイン拡散層１４２まで到達するコンタクトホールが形成されており、これらの中にコンタクトプラグ１１５が形成されている。層間絶縁膜１１０上には、コンタクトプラグ１１４に接する配線１１５が形成されている。図示しないが、これらの上には、他の層間絶縁膜及び配線等が形成されている。なお、各トランジスタのソース拡散層１４１は互いに共有されている。
このように、従来、コストの面等から、メモリセルアレイを構成するトランジスタとして、シリサイド層が形成されていないものが使用されている。しかしながら、近時、これらのトランジスタにも動作の高速化及び駆動電圧の低減が要求されている。
特開２００３−１９７７３９号公報 特開２０００−１９５９５０号公報 特開平９−１４８４３４号公報 特開平１０−５０８３５号公報 特開平８−２７４０６６号公報
本発明の目的は、シリサイド技術を用いなくても抵抗を低減することができる半導体装置及びその製造方法を提供することにある。
本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
本発明に係る半導体装置には、半導体基板と、前記半導体基板の表面に形成された不純物拡散層と、前記不純物拡散層をソース拡散層又はドレイン拡散層とする複数のトランジスタと、前記複数のトランジスタを覆う層間絶縁膜と、前記層間絶縁膜中に形成され、前記不純物拡散層に接するコンタクトプラグと、が設けられている。更に、前記不純物拡散層上に形成され、前記コンタクトプラグを構成する材料と同一の材料から構成された導電膜が設けられている。
本発明に係る半導体装置の第１の製造方法では、半導体基板の表面に、ゲート電極、第１の不純物拡散層及び第２の不純物拡散層を備えたトランジスタを形成した後、前記トランジスタを覆う第１の絶縁膜を形成する。次に、前記第１の絶縁膜上に第２の絶縁膜を形成する。次いで、前記ゲート電極を境にして前記第１の絶縁膜を前記第１の不純物拡散層側の部分と前記第２の不純物拡散層側の部分とに分離する。その後、前記第１及び第２の絶縁膜に前記第１の不純物拡散層まで到達するコンタクトホールを形成する。続いて、前記コンタクトホールに露出している第１の絶縁膜を除去することにより、前記第１の不純物拡散層と前記第２の絶縁膜との間に空洞部を形成する。そして、前記空洞部内に導電膜を形成する。
本発明に係る半導体装置の第２の製造方法では、半導体基板の表面に、ゲート絶縁膜、ゲート電極、第１の不純物拡散層及び第２の不純物拡散層を備えたトランジスタを形成した後、前記第１の不純物拡散層上に前記第２の不純物拡散層から離間した第１の絶縁膜を形成する。次に、前記トランジスタ及び第１の絶縁膜を覆う第２の絶縁膜を形成する。次いで、前記第１及び第２の絶縁膜に前記第１の不純物拡散層まで到達するコンタクトホールを形成する。その後、前記コンタクトホールに露出している第１の絶縁膜を除去することにより、前記第１の不純物拡散層と前記第２の絶縁膜との間に空洞部を形成する。そして、前記空洞部内に導電膜を形成する。
本発明によれば、不純物拡散層上に導電膜が存在するため、シリサイド技術を採用せずとも、抵抗を低減することができる。この結果、シリサイド技術を採用しない半導体装置においても、動作の高速化及び駆動電圧の低減が可能となる。
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。なお、半導体装置の構造については、便宜上、その製造方法と共に説明する。図１Ａ乃至図１Ｋは、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図２Ａ乃至図２Ｋも、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図２Ａ乃至図２Ｋが示す断面と図２Ａ乃至図２Ｋが示す断面とは互いに直交している。また、図３は、本発明の実施形態に係る半導体装置のレイアウトを示す図である。なお、図１Ａ乃至図１Ｋは、図３中のＩ−Ｉ線に沿った断面を示し、図２Ａ乃至図２Ｋは、図３中のＩＩ−ＩＩ線に沿った断面を示している。
本実施形態では、図３に示すように、第１の方向に２本のコントロールゲート６が延びており、各コントロールゲート６の下方に複数のフローティングゲート４が位置している。なお、第１の方向において、互いに隣り合うフローティングゲート４の間には素子分離絶縁膜２が位置している。また、２本のコントロールゲート６の間に、第１の方向に延びるソース拡散層（不純物拡散層）４１が位置している。更に、第１の方向に直交する第２の方向において、ソース拡散層４１を間に挟んで隣り合う２個のフローティングゲート４の外側に、ドレイン拡散層（不純物拡散層）４２が位置している。そして、ドレイン拡散層４２毎にドレイン用のコンタクトプラグ１４が設けられている。ソース拡散層４１には、ソース用のコンタクトプラグ１４が設けられている。なお、コントロールゲート６の周囲にはサイドウォール７が位置している。また、ソース拡散層４１の上の２個のサイドウォール７に挟まれた領域には、導電性のバリアメタル膜（図３に図示せず）が形成されている。このようにして、フラッシュメモリのメモリセルを構成するトランジスタがアレイ状に配置される。
次に、図３に示す構造を得るための製造方法について説明する。本実施形態では、先ず、図１Ａ及び図２Ａに示すように、ｐ型シリコン等からなる基板１の表面に素子分離絶縁膜２を形成することにより、複数の素子活性領域を区画する。次に、各素子活性領域内に２個のトランジスタを形成する。トランジスタの形成に当たっては、トンネル絶縁膜３、フローティングゲート４、絶縁膜５及びコントロールゲート６、サイドウォール７、ソース拡散層４１及びドレイン拡散層４２の形成を行う。但し、ソース拡散層４１は、２個のトランジスタの間で共有させる。また、図３に示すように、コントロールゲート６及びソース拡散層４１は、第１の方向において隣り合う複数のトランジスタの間で供給させる。
次に、図１Ｂ及び図２Ｂに示すように、全面にＢＰＳＧ（Boron Phosphor Silicate Glass）膜８を形成する。ＢＰＳＧ膜８の厚さは、例えば５０ｎｍ程度とする。
次いで、図１Ｃ及び図２Ｃに示すように、ＢＰＳＧ膜８上にＢＰＳＧ膜９を形成する。ＢＰＳＧ膜９の厚さは、例えば１４５０ｎｍ程度とする。ＢＰＳＧ膜８及び９から層間絶縁膜１０が構成される。なお、ＢＰＳＧ膜８中のＢ濃度は、ＢＰＳＧ膜９中のＢ濃度の５倍程度高いものとする。
その後、図１Ｄ及び図２Ｄに示すように、各トランジスタ上のＢＰＳＧ膜８がソース拡散層４１又はドレイン拡散層４２上に流れるまで層間絶縁膜１０に対する熱処理を行う。この結果、ソース拡散層４１上のＢＰＳＧ膜８が他の領域に位置するＢＰＳＧ膜８から分離される。また、ドレイン拡散層４２上のＢＰＳＧ膜８も他の領域に位置するＢＰＳＧ膜８から分離される。即ち、素子分離絶縁膜２の縁部にも若干残るものの、ＢＰＳＧ膜８は実質的にソース拡散層４１及びドレイン拡散層４２毎に独立したものとなる。
続いて、図１Ｅ及び図２Ｅに示すように、ＢＰＳＧ膜９の平坦化処理を行う。平坦化処理としては、例えばＣＭＰ（Chemical Mechanical Polishing）処理を行う。
次に、図１Ｆ及び図２Ｆに示すように、ソース拡散層４１まで到達するコンタクトホール２１をＢＰＳＧ膜８及び９に形成する。コンタクトホール２１を形成する位置は、図２Ｆ及び図３に示すように、トランジスタのアレイから離れた位置とする。
次いで、コンタクトホール２１に露出しているＢＰＳＧ膜８を等方性エッチングによって除去することにより、図１Ｇ及び図２Ｇに示すように、コンタクトホール２１と繋がる空洞部３１を形成する。このとき、ドレイン拡散層４２上のＢＰＳＧ膜８は、ソース拡散層４１上のＢＰＳＧ膜と繋がっていないため、除去されない。この等方性エッチングでは、例えば、０．５％の希釈フッ酸を用いる。なお、ＢＰＳＧ膜９のＢ濃度はＢＰＳＧ膜のＢ濃度の１／５程度であるため、ＢＰＳＧ膜８とＢＰＳＧ膜９との間のエッチング選択比が高く、ＢＰＳＧ膜９は除去されない。
次いで、図１Ｈ及び図２Ｈに示すように、ドレイン拡散層４２毎にそこまで到達するコンタクトホール２２をＢＰＳＧ膜８及び９に形成する。
その後、図１Ｉ及び図２Ｉに示すように、例えばＣＶＤ法によりバリアメタル膜１２を全面に形成する。バリアメタル膜１２は、ＢＰＳＧ膜９の表面、コンタクトホール２１の側面及びコンタクトホール２２の側面に付着すると共に、空洞部３１内にも形成される。ＢＰＳＧ膜９の表面上のバリアメタル膜１２の厚さは、例えば１００ｎｍ程度とする。バリアメタル膜１２としては、例えばＴｉＮ膜を形成する。この結果、空洞部３１がバリアメタル膜１２により埋め込まれる。
続いて、図１Ｊ及び図２Ｊに示すように、コンタクトホール２１及び２２内にＷ膜１３を埋め込むことにより、バリアメタル膜１２及びＷ膜１３からなるコンタクトプラグ１４を形成する。なお、コンタクトプラグ１４の形成に当たっては、全面にＷ膜１３を形成した後に、ＣＭＰ処理等によりＢＰＳＧ膜９が露出するまでバリアメタル膜１２及びＷ膜１３を除去すればよい。
次に、図１Ｋ及び図２Ｋに示すように、コンタクトプラグ１４毎にその上に導電性のコンタクトパッド１５を形成する。次いで、全面に層間絶縁膜１６を形成し、その表面を平坦化する。その後、層間絶縁膜１６に、コンタクトパッド１５毎にそこまで到達するコンタクトホールを形成する。そして、ドレイン拡散層４２に電気的に接続されているコンタクトパッド１５を露出するコンタクトホールの内部に導電性のコンタクトプラグ１７を埋め込み、ソース拡散層４１に電気的に接続されているコンタクトパッド１５を露出するコンタクトホールの内部に導電性のコンタクトプラグ１９を埋め込む。続いて、第２の方向において、互いに隣り合うコンタクトプラグ１７に接するビット線１８を層間絶縁膜１６上に形成する。また、層間絶縁膜１６上には、コンタクトプラグ１９に接する配線２０も形成する。
その後、必要に応じて上層の層間絶縁膜及び配線等を形成して半導体装置を完成させる。
この方法により製造された半導体装置では、ソース拡散層４１の直上に、例えばＴｉＮからなる導電性のバリアメタル膜１２が存在している。このため、ソース用の配線２０と各トランジスタのソースとの間の抵抗が著しく低減される。従って、シリサイド技術を採用しなくとも、高速動作及び低電圧動作が可能となる。また、シリサイド層を形成するためには、シリサイド層を構成する金属の膜を形成する必要があるが、本実施形態では、新たな材料は必要とされない。更に、シリサイド技術と比較すると必要な工程数も少ない。このため、コストの上昇はシリサイド技術と比較して小さい。
なお、上述の実施形態では、リフローによりＢＰＳＧ膜８をソース拡散層４１上の部分とドレイン拡散層４２上の部分とに分離しているが、他の処理によって分離してもよい。例えば、ＢＰＳＧ膜９を形成する前に、コントロールゲート６が露出するまでＣＭＰ処理を行ってもよい。また、リソグラフィ技術及びエッチング技術を用いて、ＢＰＳＧ膜を形成する前にＢＰＳＧ膜８をパターニングしてもよい。つまり、ＢＰＳＧ膜８を、ゲートを境にしてソース拡散層４１側の部分とドレイン拡散層４２側の部分とに分離することができればよい。
また、層間絶縁膜１０を構成する２種類の絶縁膜は、ＢＰＳＧ膜に限定されない。ソース拡散層４１の直上の部分をその上の部分よりも優先的に等方性エッチングすることができればよい。ＢＰＳＧ膜を用いる場合には、下側の膜のＢ濃度を上側の膜のＢ濃度の５倍以上とすることが好ましい。これは、下側の膜のＢ濃度が５倍未満であると、エッチング選択比が小さくなって、下側の膜のみを優先的に除去することが困難になることがあるからである。
また、上述の実施形態では、ソース拡散層上に抵抗低減を目的とした導電膜を形成しているが、必要に応じてドレイン拡散層上に導電膜を形成してもよい。特に複数のトランジスタ間でドレイン拡散層が共有されている場合に有効である。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
半導体基板と、
前記半導体基板の表面に形成された不純物拡散層と、
前記不純物拡散層をソース拡散層又はドレイン拡散層とする複数のトランジスタと、
前記複数のトランジスタを覆う層間絶縁膜と、
前記層間絶縁膜中に形成され、前記不純物拡散層に接するコンタクトプラグと、
前記不純物拡散層上に形成され、前記コンタクトプラグを構成する材料と同一の材料から構成された導電膜と、
を有することを特徴とする半導体装置。
（付記２）
前記導電膜は、ＴｉＮ膜であることを特徴とする付記１に記載の半導体装置。
（付記３）
前記層間絶縁膜は、ＢＰＳＧ膜であることを特徴とする付記１又は２に記載の半導体装置。
（付記４）
前記ソース拡散層及びドレイン拡散層上にシリサイド層が存在しないことを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
（付記５）
前記複数のトランジスタは、フラッシュメモリのメモリセルを構成することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
（付記６）
半導体基板の表面に、ゲート電極、第１の不純物拡散層及び第２の不純物拡散層を備えたトランジスタを形成する工程と、
前記トランジスタを覆う第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記ゲート電極を境にして前記第１の絶縁膜を前記第１の不純物拡散層側の部分と前記第２の不純物拡散層側の部分とに分離する工程と、
前記第１及び第２の絶縁膜に前記第１の不純物拡散層まで到達するコンタクトホールを形成する工程と、
前記コンタクトホールに露出している第１の絶縁膜を除去することにより、前記第１の不純物拡散層と前記第２の絶縁膜との間に空洞部を形成する工程と、
前記空洞部内に導電膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記７）
前記トランジスタを形成する工程は、前記第１の不純物拡散層を共有する複数のトランジスタを形成する工程を有することを特徴とする付記６に記載の半導体装置の製造方法。
（付記８）
前記第１の絶縁膜を分離する工程は、熱処理により前記第１の絶縁膜をリフローする工程を有することを特徴とする付記６又は７に記載の半導体装置の製造方法。
（付記９）
前記第１の絶縁膜として、第１のＢＰＳＧ膜を形成し、
前記第２の絶縁膜として、前記第１のＢＰＳＧ膜よりもＢ濃度が高い第２のＢＰＳＧ膜を形成することを特徴とする付記６乃至８のいずれか１項に記載の半導体装置の製造方法。
（付記１０）
前記第２のＢＰＳＧ膜のＢ濃度は、前記第１のＢＰＳＧ膜のＢ濃度の５倍以上であることを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１）
前記空洞部を形成する工程は、前記第１の絶縁膜に対して等方性エッチングを行う工程を有することを特徴とする付記６乃至１０のいずれか１項に記載の半導体装置の製造方法。
（付記１２）
前記導電膜をＣＶＤ法により形成することを特徴とする付記６乃至１１のいずれか１項に記載の半導体装置の製造方法。
（付記１３）
前記導電膜として、ＴｉＮ膜を形成することを特徴とする付記６乃至１２のいずれか１項に記載の半導体装置の製造方法。
（付記１４）
前記導電膜を形成する工程は、前記コンタクトホールの側面にバリアメタル膜を形成する工程を有することを特徴とする付記６乃至１３のいずれか１項に記載の半導体装置の製造方法。
（付記１５）
前記バリアメタル膜を形成する工程の後に、前記コンタクトホール内に導電材料を埋め込む工程と有することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６）
半導体基板の表面に、ゲート絶縁膜、ゲート電極、第１の不純物拡散層及び第２の不純物拡散層を備えたトランジスタを形成する工程と、
前記第１の不純物拡散層上に前記第２の不純物拡散層から離間した第１の絶縁膜を形成する工程と、
前記トランジスタ及び第１の絶縁膜を覆う第２の絶縁膜を形成する工程と、
前記第１及び第２の絶縁膜に前記第１の不純物拡散層まで到達するコンタクトホールを形成する工程と、
前記コンタクトホールに露出している第１の絶縁膜を除去することにより、前記第１の不純物拡散層と前記第２の絶縁膜との間に空洞部を形成する工程と、
前記空洞部内に導電膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１７）
前記トランジスタを形成する工程は、前記第１の不純物拡散層を共有する複数のトランジスタを形成する工程を有することを特徴とする付記１６に記載の半導体装置の製造方法。
（付記１８）
前記第１の絶縁膜を形成する工程は、
全面に第１の絶縁膜を形成する工程と、
前記ゲート電極が露出するまで前記第１の絶縁膜を研磨することにより、前記ゲート電極を境にして前記第１の絶縁膜を前記第１の不純物拡散層側の部分と前記第２の不純物拡散層側の部分とに分離する工程と、
を有することを特徴とする付記１６又は１７に記載の半導体装置の製造方法。
（付記１９）
前記空洞部を形成する工程は、前記第１の絶縁膜に対して等方性エッチングを行う工程を有することを特徴とする付記１６乃至１８のいずれか１項に記載の半導体装置の製造方法。
（付記２０）
前記導電膜をＣＶＤ法により形成することを特徴とする付記１６乃至１９のいずれか１項に記載の半導体装置の製造方法。
本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 図１Ａに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｂに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｃに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｄに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｅに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｆに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｇに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｈに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｉに引き続き、半導体装置の製造方法を示す断面図である。 図１Ｊに引き続き、半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 図２Ａに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｂに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｃに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｄに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｅに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｆに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｇに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｈに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｉに引き続き、半導体装置の製造方法を示す断面図である。 図２Ｊに引き続き、半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置のレイアウトを示す図である。 従来の半導体装置を示す断面図である。
符号の説明
１：基板
２：素子分離絶縁膜
３：トンネル絶縁膜
４：フローティングゲート
５：絶縁膜
６：コントロールゲート
７：サイドウォール
８、９：ＢＰＳＧ膜
１０：層間絶縁膜
１２：バリアメタル膜
１３：Ｗ膜
１４：コンタクトプラグ
１５：コンタクトパッド
１６：層間絶縁膜
１７：コンタクトプラグ
１８：ビット線
１９：コンタクトプラグ
２０：配線
２１、２２：コンタクトホール
４１：ソース拡散層
４２：ドレイン拡散層

Claims (10)

  1. 半導体基板と、
    前記半導体基板の表面に形成された不純物拡散層と、
    前記不純物拡散層をソース拡散層又はドレイン拡散層とする複数のトランジスタと、
    前記複数のトランジスタを覆う層間絶縁膜と、
    前記層間絶縁膜中に形成され、前記不純物拡散層に接するコンタクトプラグと、
    前記不純物拡散層上に形成され、前記コンタクトプラグを構成する材料と同一の材料から構成された導電膜と、
    を有することを特徴とする半導体装置。
  2. 前記導電膜は、ＴｉＮ膜であることを特徴とする請求項１に記載の半導体装置。
  3. 前記複数のトランジスタは、フラッシュメモリのメモリセルを構成することを特徴とする請求項１又は２に記載の半導体装置。
  4. 半導体基板の表面に、ゲート電極、第１の不純物拡散層及び第２の不純物拡散層を備えたトランジスタを形成する工程と、
    前記トランジスタを覆う第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
    前記ゲート電極を境にして前記第１の絶縁膜を前記第１の不純物拡散層側の部分と前記第２の不純物拡散層側の部分とに分離する工程と、
    前記第１及び第２の絶縁膜に前記第１の不純物拡散層まで到達するコンタクトホールを形成する工程と、
    前記コンタクトホールに露出している第１の絶縁膜を除去することにより、前記第１の不純物拡散層と前記第２の絶縁膜との間に空洞部を形成する工程と、
    前記空洞部内に導電膜を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  5. 前記トランジスタを形成する工程は、前記第１の不純物拡散層を共有する複数のトランジスタを形成する工程を有することを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記第１の絶縁膜を分離する工程は、熱処理により前記第１の絶縁膜をリフローする工程を有することを特徴とする請求項４又は５に記載の半導体装置の製造方法。
  7. 前記第１の絶縁膜として、第１のＢＰＳＧ膜を形成し、
    前記第２の絶縁膜として、前記第１のＢＰＳＧ膜よりもＢ濃度が低い第２のＢＰＳＧ膜を形成することを特徴とする請求項４乃至６のいずれか１項に記載の半導体装置の製造方法。
  8. 前記第１のＢＰＳＧ膜のＢ濃度は、前記第２のＢＰＳＧ膜のＢ濃度の５倍以上であることを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記空洞部を形成する工程は、前記第１の絶縁膜に対して等方性エッチングを行う工程を有することを特徴とする請求項４乃至８のいずれか１項に記載の半導体装置の製造方法。
  10. 前記導電膜をＣＶＤ法により形成することを特徴とする請求項４乃至９のいずれか１項に記載の半導体装置の製造方法。
JP2006081480A 2006-03-23 2006-03-23 半導体装置及びその製造方法 Pending JP2007258481A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006081480A JP2007258481A (ja) 2006-03-23 2006-03-23 半導体装置及びその製造方法
US11/513,029 US7611983B2 (en) 2006-03-23 2006-08-31 Semiconductor device and a manufacturing method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006081480A JP2007258481A (ja) 2006-03-23 2006-03-23 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2007258481A true JP2007258481A (ja) 2007-10-04

Family

ID=38534036

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006081480A Pending JP2007258481A (ja) 2006-03-23 2006-03-23 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US7611983B2 (ja)
JP (1) JP2007258481A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8110877B2 (en) 2008-12-19 2012-02-07 Intel Corporation Metal-insulator-semiconductor tunneling contacts having an insulative layer disposed between source/drain contacts and source/drain regions
US8232627B2 (en) * 2009-09-21 2012-07-31 International Business Machines Corporation Integrated circuit device with series-connected field effect transistors and integrated voltage equalization and method of forming the device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001127151A (ja) * 1999-10-26 2001-05-11 Fujitsu Ltd 半導体装置およびその製造方法
JP2004266082A (ja) * 2003-02-28 2004-09-24 Mitsumi Electric Co Ltd 半導体装置の製造方法及び半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2767126A (en) * 1953-03-23 1956-10-16 Gulf Research Development Co Catalytic cracking process and apparatus
FR2584732B1 (fr) * 1985-07-10 1988-08-19 Raffinage Cie Francaise Procede et dispositif pour le craquage catalytique de charges d'hydrocarbures, avec controle de la temperature de reaction
US4874503A (en) * 1988-01-15 1989-10-17 Mobil Oil Corporation Multiple riser fluidized catalytic cracking process employing a mixed catalyst
JPH08274066A (ja) 1995-03-29 1996-10-18 Matsushita Electric Works Ltd コンタクト窓の形成方法
JPH09148434A (ja) 1995-11-29 1997-06-06 Hitachi Ltd 配線の層間接続法
JPH1050835A (ja) 1996-08-06 1998-02-20 Ricoh Co Ltd 半導体装置および半導体装置の製造方法
US6156189A (en) * 1998-04-28 2000-12-05 Exxon Research And Engineering Company Operating method for fluid catalytic cracking involving alternating feed injection
US6340613B1 (en) * 1998-11-12 2002-01-22 Micron Technology, Inc. Structural integrity enhancement of dielectric films
JP3287322B2 (ja) 1998-12-28 2002-06-04 日本電気株式会社 半導体装置の製造方法
KR100413828B1 (ko) 2001-12-13 2004-01-03 삼성전자주식회사 반도체 장치 및 그 형성방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001127151A (ja) * 1999-10-26 2001-05-11 Fujitsu Ltd 半導体装置およびその製造方法
JP2004266082A (ja) * 2003-02-28 2004-09-24 Mitsumi Electric Co Ltd 半導体装置の製造方法及び半導体装置

Also Published As

Publication number Publication date
US20070224802A1 (en) 2007-09-27
US7611983B2 (en) 2009-11-03

Similar Documents

Publication Publication Date Title
KR100936585B1 (ko) 반도체 장치 및 그 제조 방법
US11508614B2 (en) Method of forming semiconductor device having capped air gaps between buried bit lines and buried gate
JP2007103862A (ja) 半導体装置およびその製造方法
JP2010141107A (ja) 半導体装置及びその製造方法
JP2008028357A (ja) 半導体素子及びその製造方法
JP2009152361A (ja) 半導体装置およびその製造方法
JP2011077185A (ja) 半導体装置の製造方法、半導体装置及びデータ処理システム
JP2010238719A (ja) 半導体装置の製造方法および半導体装置
JP4822792B2 (ja) 半導体装置およびその製造方法
JP2011129762A (ja) 半導体装置及び半導体装置の製造方法
JP2008103733A (ja) 不揮発性メモリー装置及び該形成方法
KR100771518B1 (ko) 감소된 접촉 저항을 갖는 반도체 장치의 제조 방법
JP2008205379A (ja) 不揮発性半導体メモリ及びその製造方法
JP2008047630A (ja) 半導体装置およびその製造方法
JPH11135779A (ja) 半導体装置及びその製造方法
KR20100018156A (ko) 적층형 반도체 소자 및 그 제조 방법
JP2008103504A (ja) 半導体装置とその製造方法
JP2007311818A (ja) 半導体装置
JP2007258481A (ja) 半導体装置及びその製造方法
JP2009123882A (ja) 半導体装置およびその製造方法
JP2009164534A (ja) 半導体装置およびその製造方法
JP2007067250A (ja) 半導体装置の製造方法
JP2009060143A (ja) 半導体装置
US20210057640A1 (en) Semiconductor device and method of fabricating the same
JP2005236201A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080731

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081205

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100930

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101005

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110215