KR20100018156A - 적층형 반도체 소자 및 그 제조 방법 - Google Patents

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정재훈
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Abstract

적층형 반도체 소자 및 그 제조 방법에서, 상기 적층형 반도체 소자는 단결정 반도체 기판 상에 구비되는 절연막과, 상기 절연막을 관통하여 상기 단결정 반도체 기판과 접촉되는 콘택 플러그와, 상기 절연막 상에 구비되고, 저면부가 상기 콘택 플러그의 상부면과 접촉되고 불순물 영역을 포함하는 상부 반도체 패턴 및 상기 상부 반도체 패턴 상에 구비되고 상기 불순물 영역 사이에 배치되는 게이트 구조물을 포함한다. 상기 적층형 반도체 소자는 상부 반도체 패턴과 기판이 전기적으로 연결되어 있어, 동작 불량이 감소된다.

Description

적층형 반도체 소자 및 그 제조 방법{A stacked semiconductor device and method of manufacturing the same}
본 발명은 적층형 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 트랜지스터를 포함하는 적층형 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 소자 내에는 서로 다른 동작 특성 및 서로 다른 전기적 타입을 갖는 다양한 MOS 트랜지스터들이 포함된다. 최근에는, 상기 반도체 소자들을 고도로 집적화시키기 위하여, 상기 MOS 트랜지스터들을 수직 방향으로 적층시키는 방법이 제안되고 있다. 그러나, 기판 상으로 적층되어 있는 MOS 트랜지스터들은 기판 상에 형성된 MOS 트랜지스터와 동일한 수준의 동작 특성을 확보하기가 어렵다. 때문에, 상기 적층형 반도체 소자를 제조하는 것이 용이하지 않다.
본 발명의 일 목적은 우수한 동작 특성을 갖고, 고집적화된 적층형 반도체 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 적층형 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 적층형 반도체 소자는, 단결정 반도체 기판 상에 제1 층간 절연막이 구비된다. 상기 제1 층간 절연막을 관통하여 상기 단결정 반도체 기판과 접촉하는 제1 콘택 플러그가 구비된다. 상기 제1 층간 절연막 상에는 저면부가 상기 콘택 플러그의 상부면과 접촉되고, 불순물 영역이 포함된 상부 반도체 패턴이 구비된다. 또한, 상기 상부 반도체 패턴에는 상기 불순물 영역 사이에 배치되는 게이트 구조물이 구비된다.
본 발명의 일 실시예에서, 상기 상부 반도체 패턴은 복수개가 구비되고, 각각의 상부 반도체 패턴들 사이에는 절연 물질이 개재되어 서로 절연된다.
본 발명의 일 실시예에서, 상기 단결정 반도체 기판 상에는 셀 어레이로 제공되는 셀 트랜지스터들이 구비된다.
본 발명의 일 실시예에서, 상기 상부 트랜지스터는 페리 회로를 구성하는 트랜지스터일 수 있다. 상기 상부 트랜지스터는 상기 셀 트랜지스터와 다른 동작 전압을 갖는 트랜지스터일 수 있다.
본 발명의 일 실시예에서, 상기 단결정 반도체 기판 상에는 각 영역별로 셀 어레이로 제공되는 제1 하부 트랜지스터 및 페리 회로로 제공되는 제2 하부 트랜지스터가 구비될 수 있다.
본 발명의 일 실시예에서, 상기 상부 반도체 패턴은 다수개가 구비되고, 각 각의 상부 반도체 패턴에는 셀 어레이로 제공되는 제1 상부 트랜지스터 또는 페리 회로로 제공되는 제2 상부 트랜지스터가 구비될 수 있다.
본 발명의 일 실시예에서, 상기 상부 반도체 패턴을 덮는 제2 층간 절연막 및 상기 제2 층간 절연막을 관통하여 상기 상부 트랜지스터의 불순물 영역들과 접속하는 제2 콘택 플러그가 더 구비될 수 있다.
본 발명의 일 실시예에서, 상기 제1 콘택 플러그를 통해 상기 상부 반도체 패턴으로 전기적 신호가 인가되도록 상기 단결정 반도체 기판과 접촉하는 배선이 더 구비될 수 있다.
본 발명의 일 실시예에서, 상기 제1 콘택 플러그는 폴리실리콘 물질 또는 금속 물질로 이루어질 수 있다.
본 발명의 일 실시예에서, 상기 상부 반도체 패턴은 단결정 반도체 물질로 이루어질 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 적층형 반도체 소자의 제조 방법으로, 단결정 반도체 기판 상에 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막을 관통하여 상기 단결정 반도체 기판과 연결되는 제1 콘택 플러그를 형성한다. 상기 제1 콘택 플러그의 상부면과 접하면서 상기 제1 층간 절연막 상에 상부 반도체 패턴을 형성한다. 다음에, 상기 상부 반도체 패턴에 상부 트랜지스터를 형성한다.
본 발명의 일 실시예에서, 상기 상부 반도체 패턴을 형성하기 위하여, 상기 절연막 상에 상부 반도체 기판을 접합시킨다. 상기 상부 반도체 기판의 표면을 연 마하여 상부 반도체 박막을 형성한다. 상기 상부 반도체 박막을 패터닝하여 상부 반도체 패턴을 형성한다.
본 발명의 일 실시예에서, 상기 단결정 반도체 기판 상에 셀 어레이로 제공되는 셀 트랜지스터를 형성하는 것을 더 포함할 수 있다. 상기 상부 트랜지스터는 상기 셀 트랜지스터와 다른 게이트 절연막 두께를 갖도록 형성할 수 있다.
본 발명의 일 실시예에서, 상기 단결정 반도체 기판 상에 각 영역별로 셀 어레이로 제공되는 제1 하부 트랜지스터 및 페리 회로로 제공되는 제2 하부 트랜지스터를 각각 형성할 수 있다.
본 발명의 일 실시예에서, 상기 상부 반도체 패턴은 다수개를 형성한다. 또한, 일부의 상부 반도체 패턴들 상에는 셀 어레이로 제공되는 제1 상부 트랜지스터를 형성한다. 나머지 상기 상부 반도체 패턴들 상에는 페리 회로로 제공되는 제2 하부 트랜지스터를 형성한다.
본 발명의 일 실시예에서, 상기 제1 콘택 플러그를 형성하기 위하여, 상기 제1 층간 절연막의 일부분을 식각하여 단결정 기판 표면이 노출되는 콘택홀을 형성한다. 다음에, 상기 콘택홀 내부에 도전 물질을 채워넣어 제1 콘택 플러그를 형성한다. 상기 도전 물질은 폴리실리콘 또는 금속 물질일 수 있다.
본 발명의 일 실시예에서, 상기 상부 반도체 패턴을 덮는 제2 층간 절연막을 형성할 수 있다. 또한, 상기 제2 층간 절연막을 관통하여 상기 상부 트랜지스터의 불순물 영역들과 접속하는 제2 콘택 플러그를 형성할 수 있다.
설명한 것과 같이, 본 발명에 따른 적층형 반도체 소자는 상부 반도체 패턴들의 벌크 부위가 하부의 단결정 반도체 기판의 표면과 전기적으로 연결되어 있다. 이와같이, 상기 상부 반도체 패턴이 전기적으로 고립되어 있지 않기 때문에, 상기 상부 반도체 패턴 상에 구비되는 단위 소자들을 동작시킬 때 상기 소자들이 자체 히팅에 의해 열화되는 것을 방지할 수 있다. 그러므로, 상기 상부 반도체 패턴 상에 구비되는 단위 소자들의 전기적 특성을 향상시킬 수 있다.
또한, 상기 상부 반도체 패턴 상에도 고전압 트랜지스터를 포함하는 페리 회로들을 구성할 수 있다. 이로인해, 다양한 적층형 반도체 소자의 배치 설계가 가능하다.
더구나, 상기 상부 반도체 패턴들이 서로 완전히 독립된 패턴 형상을 가지므로, 각 상부 반도체 패턴들이 매우 좁은 간격만큼 서로 이격되더라도 전기적인 소자 분리가 가능하다. 때문에, 본 발명에 따른 적층형 반도체 소자는 높은 집적도를 갖는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명에서, 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 적층형 트랜지스터를 나타내는 단면도이다. 도 2는 본 발명의 실시예 1에 따른 적층형 트랜지스터를 나타내는 평면도이다.
도 1은 도 2의 I-I'를 절단하였을 때 보여지는 단면도이다.
도 1 및 도 2를 참조하면, 단결정 반도체 기판(100)이 구비된다. 상기 단결정 반도체 기판(100)은 단결정 실리콘 기판일 수 있다.
도시되지는 않았지만, 상기 단결정 반도체 기판(100) 상에는 트랜지스터와 같은 하부 소자들이 구비될 수 있다.
상기 단결정 반도체 기판(100) 상에는 제1 층간 절연막(104)이 구비된다. 상기 제1 층간 절연막(104)은 실리콘 산화물로 이루어질 수 있다. 상기 제1 층간 절연막(104)은 평탄한 상부면을 갖는다.
상기 제1 층간 절연막(104)을 관통하여 상기 단결정 반도체 기판과 접촉하는 제1 콘택 플러그(106)가 구비된다. 상기 제1 콘택 플러그(106)의 상부면은 상기 제1 층간 절연막(104)의 상부면과 동일한 평면에 위치한다. 상기 제1 콘택 플러그(106)는 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다. 상기 불순물은 상부 트랜지스터의 소오스/드레인과 반대의 도전형의 불순물일 수 있다. 예를들어, 상기 상부 트랜지스터가 N형 트랜지스터이면, 상기 제1 콘택 플러그는 P형 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다. 이와는 달리, 상기 제1 콘택 플러그(106)는 금속 물질로 이루어질 수 있다.
상기 제1 콘택 플러그(106)와 접촉하고 있는 상기 단결정 반도체 기판(100)의 표면 아래에는 불순물이 도핑된 웰(102)이 구비된다. 상기 웰(102)은 상부 트랜지스터의 소오스/드레인과 반대의 도전형의 불순물이 도핑되어 있다.
상기 제1 층간 절연막(104) 상에는 상기 제1 콘택 플러그(106)와 접촉되는 적어도 하나의 상부 반도체 패턴(114)이 구비된다. 상기 각각의 상부 반도체 패턴(114)의 저면은 적어도 하나의 제1 콘택 플러그(106)의 상부면과 접촉하고 있다. 따라서, 상기 상부 반도체 패턴(114)의 저면은 상기 제1 콘택 플러그(106)에 의해 상기 단결정 반도체 기판(100)과 전기적으로 연결된다.
상기 상부 반도체 패턴(114)은 평탄한 상부면을 갖는다. 상기 상부 반도체 패턴(114)은 단결정 실리콘으로 이루어질 수 있다.
또한, 상기 상부 반도체 패턴(114)들은 고립된 형상을 갖는다. 즉, 상기 상부 반도체 패턴(114)의 양 측으로는 상기 제1 층간 절연막(104) 상부면이 노출되어 있다. 상기 고립된 상부 반도체 패턴(114)은 상부 액티브 영역으로 제공된다. 상기 상부 반도체 패턴(114)들은 200 내지 1000Å의 두께를 갖는다. 이와같이, 상기 상부 반도체 패턴(114)이 고립된 형상을 갖기 때문에, 별도의 소자 분리막 패턴이 구비되지 않더라도 이웃하는 상부 반도체 패턴과 전기적으로 절연된다.
상기 상부 반도체 패턴(114)에는 각각 적어도 하나의 상부 트랜지스터가 구비된다. 상기 상부 트랜지스터들은 게이트 절연막(116), 게이트 전극(118) 및 소오스/드레인(124)을 포함한다. 즉, 상기 상부 반도체 패턴(114)에 소오스/ 드레인(124)이 형성되고, 상기 소오스 및 드레인 사이의 상부 반도체 패턴(114) 상에는 게이트 절연막 및 게이트 전극이 적층된다. 상기 소오스/드레인(124)의 저면은 상기 상부 반도체 패턴(114)의 저면보다 높게 위치하는 것이 바람직하다. 그러나, 이와는 달리, 상기 소오스/드레인(124)의 저면은 상기 상부 반도체 패턴(114)의 저면까지 연장될 수도 있다.
또한, 상기 게이트 전극(118) 상에는 하드 마스크 패턴(120)이 구비되고, 상기 게이트 전극(118) 및 하드 마스크 패턴(120)의 측벽에는 스페이서(122)가 구비된다. 상기 상부 트랜지스터들은 10V 이상의 고전압으로 동작되는 트랜지스터일 수 있다.
상기 상부 반도체 패턴(114)을 덮는 제2 층간 절연막(126)이 구비된다. 상기 제2 층간 절연막(126)은 평탄한 상부면을 갖는다.
상기 제2 층간 절연막(126)을 관통하여 상기 상부 트랜지스터의 소오스 및 드레인(124)과 접하는 제2 콘택 플러그(128)가 구비된다.
또한, 상기 제2 및 제1 층간 절연막(126, 104)을 관통하여 상기 단결정 반도체 기판(100) 표면과 접하는 제3 콘택 플러그(130)가 구비된다. 상기 제2 층간 절연막(126) 상에는 상기 제3 콘택 플러그(130)와 전기적으로 접하는 도전성 라인(도시안됨)이 구비된다. 상기 도전성 라인 및 제3 콘택 플러그(130)를 통해 상기 단결 정 반도체 기판(100)에 전기적 신호를 인가할 수 있다. 따라서, 상기 단결정 반도체 기판(100)에 인가되는 신호가 상기 제1 콘택 플러그(106)를 통해 상기 상부 반도체 패턴(114)으로 전달될 수 있다.
일반적인 스택형 반도체 소자에서, 상부 반도체 패턴은 두께가 매우 얇고, 하부의 절연막에 의해 전기적으로 플로팅되어 있다. 때문에, 상기 상부 반도체 패턴에 형성되는 트랜지스터는 핫 케리어에 의해 홀이 축적되어 누설 전류가 흐르게 된다. 또한, 상기 홀의 축적에 의해 문턱 전압이 감소하게 되어 동작 불량이 빈번하게 발생된다. 특히, 고전압으로 동작되는 트랜지스터의 경우, 반복 동작에 의하여 상기 상부 반도체 패턴이 과열될 수 있으며, 이로인해 스택형 반도체 소자가 절연 파괴(breakdown)되거나 신뢰성 문제가 발생하게 된다. 이러한 이유로, 상기 상부 반도체 패턴에는 고전압 트랜지스터를 형성하는 것이 어렵다.
한편, 스택형 반도체 소자에서, 상기 상부 반도체 패턴이 플로팅되지 않도록 하기 위해서는 상기 상부 반도체 패턴에 트렌치 소자 분리 패턴(trench isolation pattern)이 구비될 수도 있다. 그러나, 얇은 두께를 갖는 상부 반도체 패턴에 상기 트렌치 소자 분리막 패턴을 형성하는 공정이 용이하지 않다. 또한, 상기 상부 반도체 패턴 상에 형성되는 트랜지스터의 파괴 전압(breakdown voltage)을 감소시키기 위해서는 상기 트렌치 소자 분리막 패턴이 매우 넓은 폭을 가져야 한다. 그러므로, 상기 트렌치 소자 분리막 패턴을 형성하는데 넓은 면적이 요구되어, 반도체 소자의 집적도가 낮아지게 된다.
반면에, 본 실시예에 따른 상부 반도체 패턴은 콘택 플러그를 통해 반도체 기판과 전기적으로 연결되어 있다. 즉, 상기 상부 반도체 패턴이 고립 패턴 형상을 갖더라도 전기적으로 플로팅되지 않고, 하부의 단결정 반도체 기판과 전기적으로 연결된다. 그러므로, 핫 케리어에 의해 발생되는 홀은 단결정 기판을 통해 빠져나가게 되고, 상기 상부 반도체 패턴에 축적되지 않는다. 따라서, 상기 홀의 축적에 의해 발생되는 동작 불량을 감소시킬 수 있다. 또한, 상기 상부 반도체 패턴에 고전압 트랜지스터가 형성되어 있더라도, 상기 고전압 트랜지스터는 정상적으로 동작될 수 있다.
더구나, 상기 상부 반도체 패턴이 고립 패턴을 가짐으로써 이웃하는 상기 상부 반도체 패턴 간의 소자 분리 특성이 우수하며, 소자 분리를 위하여 별도의 소자 분리 패턴 영역이 필요하지 않다. 따라서, 반도체 소자의 집적도를 높힐 수 있다.
도 3 내지 도 9는 도 1에 도시된 적층형 트랜지스터의 형성 방법을 나타내는 단면도이다.
도 3을 참조하면, 단결정 반도체 기판(100)을 마련한다. 상기 단결정 반도체 기판(100)은 단결정 실리콘 기판일 수 있다. 도시하지는 않았지만, 상기 단결정 반도체 기판(100) 상에 트랜지스터와 같은 하부 소자를 형성할 수도 있다.
상기 단결정 반도체 기판(100) 표면 아래에 불순물을 도핑하여 웰(102)을 형성한다. 상기 웰(102)은 후속 공정을 통해 형성되는 상부 반도체 패턴의 벌크 부분과 전기적으로 연결된다. 그러므로, 상기 웰(102)에는 상기 상부 반도체 패턴에 형성되는 상부 트랜지스터의 소오스/드레인과 반대의 도전형을 갖는 불순물이 도핑되 어야 한다.
상기 단결정 반도체 기판(100) 상에 제1 층간 절연막(104)을 형성한다. 상기 제1 층간 절연막(104)은 실리콘 산화물을 화학기상증착 공정을 통해 증착시켜 형성할 수 있다.
상기 단결정 반도체 기판(100) 상에 하부 소자가 형성된 경우에는, 상기 증착된 제1 층간 절연막(104)의 상부면이 평탄하지 않다. 이 경우, 상기 제1 층간 절연막(104)을 평탄화시키기 위한 화학기계적 연마 공정을 더 수행할 수 있다.
도 4를 참조하면, 상기 제1 층간 절연막(104) 상에 식각 마스크 패턴(도시안됨)을 형성한다. 상기 식각 마스크 패턴은 사진 공정을 통해 형성된 포토레지스트 패턴 일 수 있다.
상기 식각 마스크 패턴을 사용하여 상기 제1 층간 절연막(104)을 식각함으로써, 상기 단결정 반도체 기판(100) 표면을 노출시키는 제1 콘택홀을 형성한다. 이 때, 상기 제1 콘택홀의 저면에는 상기 웰의 상부면 일부가 노출되도록 한다.
상기 제1 콘택홀의 내부를 채우면서 상기 층간 절연막(104) 상에 도전막을 증착한다. 상기 도전막은 폴리실리콘 물질 또는 금속 물질을 증착시켜 형성할 수 있다. 예를들어, 상기 도전막은 티타늄/티타늄 질화물로 이루어지는 베리어 금속막 및 텅스텐으로 이루어지는 금속막을 순차적으로 증착시켜 형성할 수 있다. 이와는 달리, 상기 도전막은 상기 웰과 동일한 도전형의 불순물이 도핑된 폴리실리콘을 증착시켜 형성할 수 있다.
상기 제1 층간 절연막(104) 상에 증착되어 있는 도전막이 완전하게 제거되도 록 상기 도전막을 연마한다. 상기 연마는 화학기계적 연마 공정을 통해 수행될 수 있다. 상기 공정을 수행함으로써, 상기 단결정 반도체 기판(100)의 웰(102) 부분과 전기적으로 연결되는 제1 콘택 플러그(106)를 형성한다.
도 5를 참조하면, 상기 제1 층간 절연막(104) 상에 상부 단결정 반도체 기판(108)을 접합시킨다. 이 후, 상기 상부 단결정 반도체 기판(108)을 분리시켜 예비 상부 반도체막(110)을 형성한다.
이하에서는 상기 예비 상부 반도체막(110)을 형성하는 방법에 대해 보다 상세히 설명한다. 먼저, 도우너 기판으로 제공되는 상부 단결정 반도체 기판(108)의 표면에 수소 이온 주입공정을 수행한다. 상기 수소 이온은 상기 상부 단결정 반도체 기판(108)의 표면과 이격된 부위에 도핑되며, 절단되는 영역을 형성한다. 상기 상부 단결정 반도체 기판(108)은 단결정 실리콘 기판(110)일 수 있다.
상기 수소 이온 주입 공정이 수행된 상부 단결정 반도체 기판(108) 및 상기 제1 층간 절연막(104)이 형성되어 있는 단결정 반도체 기판(100)을 각각 세정한다. 상기 세정 공정은 각 기판의 표면 상에 잔류하는 오염 물질을 제거하기 위하여 수행된다.
상기 제1 층간 절연막(104) 상부면 및 상기 상부 단결정 반도체 기판(108)의 표면을 서로 정렬한 후 접촉시킨다.
또한, 상기 제1 층간 절연막(104) 상부면 및 상부 단결정 반도체 기판(108)의 표면이 접촉된 상태에서 열을 가함으로써, 상기 절단 영역에서 상기 상부 단결정 반도체 기판을 분리(cleaver)시킨다. 상기 제1 층간 절연막(104) 상부면에 남아 있는 상기 상부 단결정 반도체 기판(108)은 예비 상부 반도체막이 된다. 상기 상부 단결정 반도체 기판(108)을 분리시키기 위한 열처리는 300 내지 700℃의 온도에서 수행될 수 있다.
상기 열처리를 수행하면, 상기 상부 단결정 반도체 기판(108)이 상기 절단 영역을 따라 분리되면서, 상기 상부 단결정 반도체 기판(108)의 표면과 상기 제1 층간 절연막(104) 사이의 접합 계면에서의 결합 강도가 증가된다. 또한, 상기 상부 단결정 반도체 기판(108)에 주입된 잔류 수소 이온 및 이온 주입 시에 발생된 결함이 제거된다.
도 6을 참조하면, 상기 예비 상부 반도체막(110)에 대해 평탄화 공정을 수행하여 상부 반도체막(112)을 형성한다. 상기 평탄화 공정은 화학기계적 연마 공정을 통해 수행될 수 있다. 상기 상부 반도체막(112)은 평탄한 상부면을 갖는다. 또한, 상기 상부 반도체막(112)은 300 내지 1000Å의 얇은 두께를 갖는다.
도 7을 참조하면, 상기 상부 반도체막(112)을 패터닝하여 상기 제1 층간 절연막 상에 구비되는 상부 반도체 패턴(114)을 형성한다. 이 때, 상기 상부 반도체 패턴(114)의 저면은 적어도 하나의 제1 콘택 플러그(106)의 상부면과 직접적으로 접촉되어야 한다.
상기 상부 반도체 패턴(114)은 상부 액티브 영역으로 제공되며, 고립된 형상을 갖는다. 즉, 상기 상부 반도체막(112)이 식각된 부위에는 상기 제1 층간 절연막(104)의 상부면이 노출되도록 한다. 따라서, 상부 액티브 영역으로 제공되는 각각의 상부 반도체 패턴(114)들은 서로 전기적으로 완전히 절연된다.
도 8을 참조하면, 상기 상부 반도체 패턴(114) 상에 상부 트랜지스터를 형성한다.
구체적으로, 상기 상부 반도체 패턴(114) 표면을 산화시켜 게이트 절연막(116)을 형성한다. 상기 게이트 절연막(116) 상에 게이트 전극용 도전막 및 하드 마스크 패턴(120)을 형성한다. 상기 하드 마스크 패턴(120)을 식각 마스크로 사용하여 상기 도전막을 식각함으로써 게이트 전극(118)을 형성한다.
상기 게이트 전극(118) 양측의 기판에 상대적으로 저농도의 불순물을 도핑시켜 저농도 도핑 영역(도시안됨)을 형성한다.
상기 게이트 전극(118), 하드 마스크 패턴(120) 및 상기 상부 반도체 패턴(114) 상에 스페이서용 절연막을 형성한다. 상기 스페이서용 절연막을 이방성 식각함으로써, 상기 게이트 전극(118) 및 하드 마스크 패턴(120) 측벽에 스페이서(122)를 형성한다.
상기 스페이서(122) 양측의 기판 표면 아래로 고농도의 불순물을 도핑시켜 소오스/드레인(124)을 형성한다. 상기 소오스/드레인(124)의 저면은 상기 상부 반도체 패턴(114)의 저면보다 높게 위치하는 것이 바람직하다.
도 9를 참조하면, 상기 상부 트랜지스터를 덮도록 제2 층간 절연막(126)을 형성한다. 상기 제2 층간 절연막(126)은 상기 상부 반도체 패턴(114) 사이의 갭을 매립하도록 형성되어야 한다.
상기 제2 층간 절연막(126)의 일부 영역을 식각하여 상기 상부 트랜지스터의 소오스/드레인 표면을 노출하는 제2 콘택홀을 형성한다. 상기 제2 콘택홀 내부에 도전 물질을 채워넣고 평탄화함으로써 제2 콘택 플러그들(128)을 형성한다.
또한, 상기 제2 층간 절연막(126)의 일부 영역을 식각하고, 계속하여 제1 층간 절연막(104)을 식각함으로써 상기 단결정 반도체 기판(100)을 노출하는 제3 콘택홀을 형성한다. 상기 제3 콘택홀은 상기 단결정 반도체 기판(100)의 웰(102)을 노출하도록 형성된다. 상기 제3 콘택홀 내부에 도전 물질을 채워넣고 평탄화함으로써 제3 콘택 플러그(130)들을 형성한다.
설명한 것과 같이, 제2 콘택 플러그를 먼저 형성한 후 제3 콘택 플러그를 형성할 수도 있다. 이와는 달리, 상기 제2 콘택 플러그를 형성한 후 제3 콘택 플러그를 형성할 수도 있다. 또한, 상기 제2 및 제3 콘택홀을 동시에 형성한 후, 상기 제2 및 제3 콘택 플러그를 한번에 형성할 수도 있다.
이 후, 도시되지는 않았지만, 상기 제3 콘택 플러그와 전기적으로 접촉하는 도전성 라인을 형성할 수 있다.
상기 제3 콘택 플러그를 통해 전기적 신호를 상기 단결정 반도체 기판으로 입력할 수 있으며, 상기 단결정 반도체 기판에 입력된 신호는 상기 제1 콘택 플러그를 통해 상부 반도체 패턴으로 입력된다. 그러므로, 상기 상부 단결정 기판에 형성되는 트랜지스터도 채널 영역으로 전기적 신호를 인가할 수 있다. 또한, 상기 상부 반도체 패턴에 형성된 트랜지스터를 동작시킬 때 발생되는 홀들이 축적되지 않고 상기 단결정 반도체 기판으로 빠져나와 동작 불량이 발생되지 않는다.
도 10은 본 발명의 실시예 2에 따른 적층형 비휘발성 메모리 소자를 나타내 는 단면도이다. 도 11은 도 10에 도시된 비휘발성 소자에서 상부 반도체 패턴에 구비되는 소자의 블록 다이어그램이다.
도 10 및 11을 참조하면, 단결정 반도체 기판(200)이 구비된다. 상기 단결정 반도체 기판(200)은 단결정 실리콘 기판일 수 있다. 상기 단결정 반도체 기판(200)에는 트렌치 소자 분리막 패턴(202)이 구비됨으로써 액티브 영역과 소자 분리 영역이 구분된다.
또한, 상기 단결정 반도체 기판(200)에는 셀 어레이 영역 및 페리 회로 영역이 구분된다. 상기 셀 어레이 영역에는 셀 트랜지스터들이 구비된다. 상기 셀 트랜지스터들은 터널 산화막, 플로팅 게이트, 블록킹 유전막 및 콘트롤 게이트가 적층된 형상을 갖는 제1 게이트 구조물(204)과, 상기 제1 게이트 구조물(204) 양측의 단결정 반도체 기판 표면 아래에 구비되는 불순물 영역(206)을 포함한다.
또한, 상기 페리 회로 영역에는 페리 회로를 구성하기 위한 트랜지스터(214)들이 구비된다. 상기 페리 회로 영역에는 X 데코더, Y 페이지 버퍼 등을 포함한다. 상기 페리 회로 영역에는 N형 트랜지스터 및 P형 트랜지스터이 포함되며, 동작 전압에 따라 고전압 트랜지스터, 저전압 트랜지스터 등이 구비된다. 상기 페리 회로를 구성하는 트랜지스터(214)들은 게이트 절연막, 게이트 전극(210) 및 소오스/드레인(212)을 포함한다.
상기 단결정 반도체 기판 상에 형성된 트랜지스터들을 덮는 제1 층간 절연막(218)이 구비된다. 상기 제1 층간 절연막(218)에는 상기 불순물 영역(206) 및 소오스/드레인(212)을 전기적으로 연결시키는 제1 콘택 플러그(220) 및 도전성 라인 (도시안됨)이 구비된다.
상기 제1 층간 절연막(218) 상에는 상기 제1 콘택 플러그(220) 및 도전성 라인을 덮는 제2 층간 절연막(222)이 구비된다.
상기 제1 및 제2 층간 절연막(218, 222)을 관통하여 상기 단결정 반도체 기판(200)과 연결되는 제2 콘택 플러그(224)들이 구비된다.
상기 제2 층간 절연막(222) 상에는 상기 제2 콘택 플러그(224)들과 접촉되면서 고립된 형상을 갖는 제1 상부 반도체 패턴들(226a) 및 제2 상부 반도체 패턴들(226b)이 구비된다. 상기 제1 상부 반도체 패턴들(226a)에는 셀 어레이를 구성하는 상부 셀 트랜지스터(234)들이 구비된다. 상기 제2 상부 반도체 패턴(226b)들에는 페리 회로를 구성하는 상부 트랜지스터(240)들이 구비된다.
즉, 상기 제1 상부 반도체 패턴(226a)들 하부면에는 상기 단결정 반도체 기판(200)과 연결되는 적어도 하나의 제2 콘택 플러그(224)가 구비된다. 또한, 상기 제2 상부 반도체 패턴(226b) 하부면에는 상기 단결정 반도체 기판(200)과 연결되는 적어도 하나의 제2 콘택 플러그(224)가 구비된다.
상기 고립된 상기 제1 상부 반도체 패턴(226a)들에 구비되는 셀 트랜지스터들은 터널 산화막, 플로팅 게이트, 블록킹 유전막 및 콘트롤 게이트를 포함한다. 상기 제1 상부 반도체 패턴(226a)들은 셀 어레이를 구성하기 위한 상부 액티브 영역으로 제공된다. 그러므로, 상기 고립된 제1 상부 반도체 패턴(226a)들에는 상기 셀 트랜지스터들이 직렬 연결된 하나 이상의 셀 스트링이 구비된다. 상기 제1 상부 반도체 패턴(226a)들은 상기 제2 콘택 플러그(224)에 의해 하부에 위치하는 단결정 반도체 기판(200) 표면과 전기적으로 연결된다. 그러므로, 상기 셀 스트링에 포함된 각 상부 셀 트랜지스터(234)의 채널 부위는 단결정 반도체 기판(200)의 벌크 부분과 전기적으로 연결된다.
또한, 상기 고립된 제2 상부 반도체 패턴(226b)들에 구비되는 상부 트랜지스터(240)들은 게이트 절연막, 도전막 패턴(236) 및 소오스/드레인(238)을 포함한다. 상기 제2 상부 반도체 패턴(226b)은 페리 회로를 구성하기 위한 상부 액티브 영역으로 제공된다. 그러므로, 상기 고립된 제2 상부 반도체 패턴(226b)들에는 고전압으로 동작되는 트랜지스터들이 구비될 수 있다. 상기 제2 상부 반도체 패턴(226b)들은 상기 제2 콘택 플러그(224)에 의해 하부에 위치하는 단결정 반도체 기판(200) 표면과 전기적으로 연결된다. 그러므로, 상기 상부 트랜지스터(240)의 채널 부위는 단결정 반도체 기판(200)의 벌크 부분과 전기적으로 연결된다.
상기 제1 및 제2 상부 반도체 패턴(226b)들 사이의 갭 부위를 매립하는 절연막 패턴(228) 및 상기 상부 트랜지스터(234, 240)들을 덮는 제3 층간 절연막(242)이 구비된다.
상기 제3 층간 절연막(242)을 관통하여 상기 상부 셀 트랜지스터(234)의 불순물 영역과 접하는 제3 콘택 플러그(244)가 구비된다. 또한, 상기 상부 층간 절연막을 관통하여 상기 상부 트랜지스터의 소오스/드레인과 접하는 제4 콘택 플러그(246)가 구비된다.
또한, 상기 제3 층간 절연막(242), 절연막 패턴(228), 제2 층간 절연막(222) 및 제1 층간 절연막(218)을 관통하여 상기 단결정 반도체 기판(200) 표면과 접하는 제5 콘택 플러그(248)가 구비된다. 상기 제3 층간 절연막(242) 상에는 상기 제5 콘택 플러그(248)와 전기적으로 접하는 도전성 라인(도시안됨)이 구비된다. 상기 도전성 라인 및 제5 콘택 플러그(248)를 통해 상기 단결정 반도체 기판(200)에 전기적 신호를 인가할 수 있다. 따라서, 상기 단결정 반도체 기판(200)에 인가되는 신호가 상기 제2 콘택 플러그(224)를 통해 상기 상부 반도체 패턴으로 전달될 수 있다.
설명한 것과 같이, 본 실시예에 의하면, 상부 반도체 패턴 상에 셀 어레이 뿐 아니라 페리 회로도 구비된다. 그러므로, 상부 반도체 패턴 상에 셀 어레이가 형성되고, 상기 상부 반도체 패턴 상에 형성된 셀들을 구동하기 위한 페리 회로가 단결정 반도체 기판에 구비되는 일반적인 스택형 반도체 소자와 비교할 때, 반도체 소자의 집적도가 매우 높아진다.
또한, 상기 상부 반도체 패턴에 형성되는 트랜지스터의 채널 영역이 단결정 반도체 기판의 벌크 부분과 전기적으로 연결되므로, 상기 상부 반도체 패턴에 형성되는 트랜지스터의 전기적 특성이 매우 양호하다.
도 12 내지 도 19는 본 발명의 실시예 2에 따른 적층형 비휘발성 메모리 소자의 제조 방법을 나타내는 단면도들이다.
도 12를 참조하면, 단결정 반도체 기판(200)에 트렌치 소자 분리막 패턴(202)을 형성한다.
셀 어레이 영역의 단결정 반도체 기판(200)에는 셀 트랜지스터(208)들을 형 성한다. 상기 셀 트랜지스터(208)는 터널 산화막, 플로팅 게이트, 블록킹 유전막 및 콘트롤 게이트가 적층된 형상을 갖는 제1 게이트 구조물(204)과, 상기 제1 게이트 구조물(204) 양측의 단결정 반도체 기판 표면 아래에 구비되는 불순물 영역(206)을 포함한다.
또한, 페리 회로 영역의 기판에는 페리 회로를 구성하기 위한 트랜지스터(214)들을 형성한다. 상기 트랜지스터(214)들은 고전압 트랜지스터들을 포함한다.
상기 셀 어레이 영역 및 페리 회로 영역에서 상기 불순물 영역(206) 및 소오스/드레인(212) 이외의 영역에는 웰(216)을 형성한다. 상기 웰(216)은 상기 불순물 영역(206) 및 소오스/드레인(212)과 반대 도전형을 갖는 불순물로 도핑된다.
이하에서는, 상기 셀 트랜지스터 및 페리 회로를 구성하는 트랜지스터를 형성하는 방법의 일 예를 간단하게 설명한다.
먼저, 단결정 반도체 기판(200)에 웰(216)을 형성하기 위한 불순물 도핑 공정을 수행한다. 다음에, 셀 어레이 영역의 단결정 반도체 기판 표면 상에 터널 산화막을 형성한다. 상기 페리 회로 영역의 기판 표면 상에는 게이트 절연막을 형성한다. 상기 터널 산화막 및 게이트 절연막의 두께가 서로 다르므로, 수 회의 열 산화 공정을 통해 각기 다른 두께를 갖는 산화막을 형성할 수 있다. 예를들어, 고전압 트랜지스터가 형성되는 페리 회로 영역의 단결정 반도체 기판 표면에는 상대적으로 두께가 두꺼운 게이트 절연막을 형성한다.
상기 산화막들 상에 제1 도전막 및 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴을 식각 마스크로, 상기 제1 도전막 및 터널 산화막을 식각한다. 계속하여 상기 단결정 반도체 기판(200)을 식각함으로써 상기 셀 어레이 영역 및 페리 회로 영역의 기판에 소자 분리용 트렌치를 형성한다. 상기 소자 분리용 트렌치 내부에 절연막을 채워넣고 연마함으로써 트렌치 소자 분리막 패턴(202)을 형성한다. 이 후, 상기 하드 마스크 패턴을 제거한다.
상기 제1 도전막 상에 블록킹 유전막을 형성한다. 상기 페리 회로 영역 및 셀 어레이 영역에서 선택 트랜지스터가 형성될 부위의 블록킹 유전막을 선택적으로 제거한다.
이 후, 상기 블록킹 유전막 상에 제2 도전막을 형성하고, 상기 제2 도전막, 블록킹 유전막 및 제1 도전막을 순차적으로 패터닝한다. 상기 공정을 통해, 상기 셀 어레이 영역에는 터널 산화막, 플로팅 게이트, 블록킹 유전막 및 콘트롤 게이트 전극이 적층되는 제1 게이트 구조물(204)이 형성된다. 또한, 페리 회로 영역에는 게이트 절연막 및 게이트 전극이 적층되는 제2 게이트 구조물(210)을 형성한다.
도 13을 참조하면, 상기 단결정 반도체 기판(200) 상에 제1 층간 절연막(218)을 형성한다. 상기 제1 층간 절연막(218)을 형성한 후 제1 층간 절연막(218)의 표면을 평탄화시키기 위한 화학기계적 연마 공정을 수행한다. 상기 제1 층간 절연막(218)의 일부분을 식각하여 상기 단결정 반도체 기판(200)을 노출하는 제1 콘택홀을 형성한다. 이 후, 상기 제1 콘택홀 내부에 도전 물질을 증착하고 평탄화함으로써, 제1 콘택 플러그(220)를 형성한다.
상기 제1 콘택 플러그(220)는 상기 셀 어레이 영역에 위치하는 불순물 영 역(206)의 일부 및 페리 회로를 구성하는 트랜지스터의 소오스/드레인과 각각 연결된다.
도 14를 참조하면, 상기 제1 층간 절연막(218) 상에 제2 층간 절연막(222)을 형성한다. 상기 제2 층간 절연막(222)의 일부 영역을 식각함으로써 상기 단결정 반도체 기판(200)을 노출하는 제2 콘택홀을 형성한다. 상기 제2 콘택홀의 저면은 상기 웰(216)의 일부분을 노출시키는 것이 바람직하다.
상기 제2 콘택홀의 내부를 채우면서 상기 제2 층간 절연막(222) 상에 도전막을 증착한다. 상기 도전막은 폴리실리콘 물질 또는 금속 물질을 증착시켜 형성할 수 있다. 예를들어, 상기 도전막은 티타늄/티타늄 질화물로 이루어지는 베리어 금속막 및 텅스텐으로 이루어지는 금속막을 순차적으로 증착시켜 형성할 수 있다. 다른 예로, 상기 도전막은 상기 웰에 도핑된 불순물과 동일한 도전형의 불순물이 도핑된 폴리실리콘을 증착시켜 형성할 수 있다.
이 후, 상기 도전막을 연마함으로써 제2 콘택 플러그(224)를 형성한다. 상기 제2 콘택 플러그(224)는 후속 공정에서 형성되는 제1 및 제2 상부 반도체 패턴을 지지하도록 상기 제1 및 제2 상부 반도체 패턴 형성 부위에 위치하여야 한다.
도 15를 참조하면, 상기 제2 층간 절연막(222) 상에 상부 단결정 반도체 기판(도시안됨)을 접합시킨다. 상기 상부 단결정 반도체 기판은 단결정 실리콘 기판일 수 있다. 이 후, 상기 상부 단결정 기판을 분리시켜 예비 상부 반도체막을 형성한다. 상기 예비 상부 반도체막을 형성하는 방법은 도 4를 참조로 설명한 것과 동일하다.
이 후, 상기 예비 상부 반도체막의 상부면에 대해 평탄화 공정을 수행한다. 상기 평탄화 공정은 화학기계적 연마 공정을 통해 수행될 수 있다. 상기 공정에 의해, 평탄한 상부면을 갖는 상부 반도체막(226)이 형성된다. 상부 반도체막(226)은 300 내지 1000Å의 두께를 갖도록 한다.
도 16을 참조하면, 상기 상부 반도체막(226)을 패터닝하여 상기 제2 층간 절연막 상에 구비되는 상부 반도체 패턴(226a, 226b)들을 형성한다. 즉, 상부 셀 어레이 영역으로 제공되는 액티브 영역은 제1 상부 반도체 패턴(226a)이고, 상부 페리 회로 영역으로 제공되는 액티브 영역은 제2 상부 반도체 패턴(226b)이다.
상기 제1 및 제2 상부 반도체 패턴들(226a, 226b)은 각각 그 저면에 적어도 하나의 제2 콘택 플러그(224)가 구비된다. 상기 제1 및 제2 상부 반도체 패턴들(226a, 226b)은 고립된 형상을 갖는다.
상기 제1 및 제2 상부 반도체 패턴들(226a, 226b) 사이의 갭 부위에 절연막을 형성하고 평탄화함으로써 절연막 패턴(228)을 형성한다. 상기 절연막 패턴(228)은 소자 분리막으로 사용된다.
도 17을 참조하면, 상기 제1 상부 반도체 패턴(226a) 상에 상부 셀 트랜지스터(234)들을 형성한다. 또한, 상기 제2 상부 반도체 패턴(226b) 상에는 페리 회로를 구성하는 상부 트랜지스터(240)들을 형성한다.
상기 상부 셀 트랜지스터(234)는 터널 산화막, 플로팅 게이트, 블록킹 유전막 및 콘트롤 게이트가 적층된 제3 게이트 구조물(230) 및 상기 제3 게이트 구조물(230) 양측의 제1 상부 반도체 패턴(226a)에 구비되는 불순물 영역을 포함한다. 상기 고립된 형상을 갖는 제1 상부 반도체 패턴(226a)에는 하나의 셀 스트링이 구비된다.
또한, 상기 페리 회로를 구성하는 상부 트랜지스터(240)들은 게이트 절연막 및 게이트 전극이 적층된 제4 게이트 구조물(236)과 소오스/드레인(238)을 포함한다.
상기 상부 셀 트랜지스터 및 페리 회로를 구성하는 상부 트랜지스터를 형성하는 방법을 간단히 설명하면, 먼저 상기 제1 및 제2 상부 반도체 패턴(226a, 226b) 상에 각각 터널 산화막 및 게이트 절연막을 형성한다. 상기 터널 산화막 및 게이트 절연막의 두께가 서로 다르므로, 수 회의 열 산화 공정을 통해 각기 다른 두께를 갖도록 산화막을 형성하여야 한다.
상기 터널 산화막 및 게이트 절연막 상에 제1 도전막 패턴을 형성한다. 상기 제1 도전막 패턴 상에 블록킹 유전막을 형성한다. 상기 페리 회로 영역에 형성되어 있는 블록킹 유전막 및 셀 어레이 영역에서 선택 트랜지스터가 형성될 부위의 블록킹 유전막을 선택적으로 제거한다. 이 후, 제2 도전막 및 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴을 이용하여 제2 도전막을 패터닝함으로써 상기 셀 어레이 영역 및 페리 회로 영역에 각각 서로 다른 구조를 갖는 제3 및 제4 게이트 구조물(230, 236)들을 형성한다.
또한, 셀 어레이 영역의 제3 게이트 구조물(230) 양측의 제1 상부 반도체 패턴(226a)에 불순물을 도핑시켜 불순물 영역(232)을 형성한다. 상기 페리 회로 영역의 게이트 전극 양측의 제2 상부 반도체 패턴(226b)에 저농도의 불순물을 도핑시켜 저농도 도핑 영역(도시안됨)을 형성한다.
상기 제1 상부 반도체 패턴(226a), 제2 상부 반도체 패턴(226b), 제3 및 제4 게이트 구조물의 표면 상에 스페이서용 절연막을 형성한다. 상기 스페이서용 절연막을 이방성 식각함으로써, 상기 제4 게이트 구조물의 측벽에 스페이서(241)를 형성한다.
한편 상기 상부 셀 트랜지스터(234)들 사이의 갭은 매우 좁기 때문에, 상기 스페이서용 절연막에 의해 상기 갭 부위가 모두 매립된다. 때문에, 상기 제3 게이트 구조물(230) 양측에는 스페이서가 형성되지 않는다.
상기 스페이서(241)를 형성한 이 후에, 상기 제2 상부 반도체 패턴(226b)에 선택적으로 불순물을 도핑시켜 소오스/드레인(238)을 형성한다.
도 18을 참조하면, 상기 상부 셀 트랜지스터(234) 및 페리 회로를 이루는 상부 트랜지스터(240)들을 덮도록 제3 층간 절연막(242)을 형성한다.
상기 제3 층간 절연막(242)의 일부 영역을 식각하여 상기 상부 셀 트랜지스터(234)의 불순물 영역의 일부를 노출하는 제3 콘택홀을 형성한다. 또한, 상기 제3 층간 절연막(242)의 일부 영역을 식각하여 상기 상부 트랜지스터의 소오스/드레인을 노출하는 제4 콘택홀을 형성한다.
이 후, 상기 제3 및 제4 콘택홀 내부에 도전막을 형성하고, 평탄화 함으로써 제3 콘택 플러그(244) 및 제4 콘택 플러그(246)를 형성한다.
도 19를 참조하면, 상기 제3 층간 절연막(242), 절연막 패턴(228) 제2 층간 절연막(222) 및 제1 층간 절연막(218)의 일부를 순차적으로 식각함으로써 상기 단 결정 반도체 기판(200) 표면을 노출하는 제5 콘택홀을 형성한다. 상기 제5 콘택홀의 저면은 상기 단결정 반도체 기판(200)의 웰(216) 영역과 접하는 것이 바람직하다.
상기 제5 콘택홀 내부에 도전 물질을 채워넣고 평탄화함으로써 제5 콘택 플러그(248)를 형성한다.
상기 제5 콘택 플러그(248)를 통해 전기적 신호를 상기 단결정 반도체 기판(200)으로 입력할 수 있으며, 상기 단결정 반도체 기판(200)에 입력된 신호는 상기 제2 콘택 플러그(224)를 통해 제1 및 제2 상부 반도체 패턴(226a, 226b)으로 입력된다. 그러므로, 상기 제1 및 제2 상부 반도체 패턴(226a, 226b)에 형성되는 셀 트랜지스터 및 페리 회로용 트랜지스터도 채널 영역으로 전기적 신호를 인가할 수 있다.
벌크 단결정 실리콘 기판 상에 형성되는 고전압 트랜지스터와 본 발명의 일 실시예에 따라 상부 반도체 패턴 형성되는 고전압 트랜지스터의 전기적 특성을 서로 비교하였다. 이하의 비교 실험은 시뮬레이션을 통해 수행한 것이다.
샘플 1
비교 실험에 사용되는 본 발명의 일 실시예에 따른 샘플 1은 다음의 구성을 갖는다.
벌크 단결정 실리콘 기판 상에는 콘택 플러그가 구비된다. 상기 콘택 플러그의 폭은 0.2㎛이고, 상기 콘택 플러그의 높이는 0.5㎛이다. 상기 콘택 플러그 상부 면과 접촉하는 상부 단결정 실리콘 패턴이 구비된다. 상기 상부 단결정 실리콘 패턴의 3000Å의 두께를 갖는다. 상기 상부 단결정 실리콘 패턴 상에 고전압 트랜지스터가 구비된다.
비교 샘플 1
본 발명의 일 실시예와 비교되는 비교 샘플 1의 고전압 트랜지스터는 벌크 단결정 실리콘 기판 상에는 구비된다.
비교 샘플 1의 고전압 트랜지스터는 상기 상부 단결정 실리콘 패턴 상에 구비되는 샘플 1의 고전압 트랜지스터와 동일한 구성을 갖는다. 즉, 상기 비교 샘플 1 및 샘플 1의 고전압 트랜지스터는 게이트 길이, 게이트 절연막 두께, 게이트 전극의 높이 및 저항, 도핑 농도 등과 같은 조건이 모두 동일하다.
패스 특성 비교
상기 샘플 1의 고전압 트랜지스터의 게이트 및 드레인에 입력되는 각 전압에 따라 출력되는 소오스 전압을 시뮬레이션하였다. 즉, 상기 샘플 1의 고전압 트랜지스터의 게이트 및 드레인에 각각 동일한 전압인 Vpp를 입력하였을 때, 상기 입력된 Vpp 별로 출력되는 소오스 전압을 시뮬레이션하였다.
또한, 상기 비교 샘플 1의 고전압 트랜지스터에 대해서도 동일하게 게이트 및 드레인에 입력되는 전압에 따라 출력되는 소오스 전압을 각각 시뮬레이션하였다. 즉, 상기 샘플 1의 고전압 트랜지스터의 게이트 및 드레인에 각각 동일한 전압인 Vpp를 입력하였을 때, 상기 입력된 Vpp 별로 출력되는 소오스 전압을 시뮬레이 션 하였다.
도 20은 상기 샘플 1 및 비교 샘플 1의 고전압 트랜지스터에 대해 게이트 및 드레인에 입력되는 전압 대비 소오스 전압의 그래프도이다.
도 20에서, ○로 표시된 것은 비교 샘플 1의 고전압 트랜지스터에서의 시뮬레이션 결과이고, ● 로 표시된 것은 샘플 1의 고전압 트랜지스터에서의 시뮬레이션결과이다.
도 20을 참조하면, 벌크 단결정 실리콘 기판에 형성된 비교 샘플 1의 고전압 트랜지스터와, 상부 단결정 실리콘 패턴에 형성된 샘플 1의 고전압 트랜지스터는 거의 동일한 패스 특성을 나타내었다.
상기 결과를 통해, 본 발명의 일 실시예들에 의해 상부 단결정 실리콘 패턴에 형성된 고전압 트랜지스터는 벌크 단결정 실리콘 기판에 형성된 고전압 트랜지스터와 거의 동일한 전기적 특성을 가짐을 알 수 있었다.
또한, 상기 샘플 1의 고전압 트랜지스터에서 트랜지스터의 턴 온 상태에서의 전압 강하가 거의 없음을 알 수 있었다.
드레인 전류- 게이트 전압(Id-Vg) 특성 비교
상기 샘플 1의 고전압 트랜지스터의 게이트 전압을 상승시키면서 각 게이트 전압별로 출력되는 드레인 전류를 시뮬레이션하였다. 또한, 상기 비교 샘플 1의 고전압 트랜지스터에 대해서도 동일하게 게이트 전압을 상승시키면서 각 게이트 전압별로 출력되는 드레인 전류를 시뮬레이션하였다.
도 21은 상기 샘플 1 및 비교 샘플 1의 고전압 트랜지스터에서 드레인 전류-게이트 전압의 그래프도이다.
도 21에서, 도면부호 50은 샘플 1의 고전압 트랜지스터에서의 시뮬레이션 결과이고, 도면부호 52는 비교 샘플 1의 고전압 트랜지스터에서의 시뮬레이션 결과이다.
도 21을 참조하면, 벌크 단결정 실리콘 기판에 형성된 비교 샘플 1의 고전압 트랜지스터와, 상부 단결정 실리콘 패턴에 형성된 샘플 1의 고전압 트랜지스터는 거의 동일한 드레인 전류- 게이트 전압(Id-Vg) 특성을 나타내었다.
상기 결과를 통해, 본 발명의 일 실시예들에 의해 상부 단결정 실리콘 패턴에 형성된 고전압 트랜지스터는 벌크 단결정 실리콘 기판에 형성된 고전압 트랜지스터와 거의 동일한 전기적 특성을 가짐을 알 수 있었다.
본 발명은 수직 적층형 반도체 소자의 경우 반도체 소자의 종류에 한정되지 않고 다양하게 적용될 수 있다.
일 예로, 상기 실시예 2의 각 셀 어레이 영역에 디램 셀들을 형성함으로써 디램 소자를 형성할 수 있다. 다른 예로, 상기 실시예 2의 각 셀 어레이 영역에 에스램 셀들을 형성함으로써 에스램 소자를 형성할 수 있다.
또한, 메모리 콘트롤러, 컴퓨터 CPU, 모바일 전자제품 등에도 본 발명의 반도체 소자가 채용될 수 있다.
상기 설명한 것과 같이, 본 발명에 따른 적층형 반도체 소자 및 그 제조 방법은 고집적화되고 고용량을 요구하는 메모리 소자들 및 로직 소자에 적극적으로 사용될 수 있다.
도 1은 본 발명의 실시예 1에 따른 적층형 트랜지스터를 나타내는 단면도이다.
도 2는 본 발명의 실시예 1에 따른 적층형 트랜지스터를 나타내는 평면도이다.
도 3 내지 도 9는 도 1에 도시된 적층형 트랜지스터의 형성 방법을 나타내는 단면도이다.
도 10은 본 발명의 실시예 2에 따른 적층형 비휘발성 메모리 소자를 나타내는 단면도이다.
도 11은 도 10에 도시된 비휘발성 소자에서 상부 반도체 패턴에 구비되는 소자의 블록 다이어그램이다.
도 12 내지 도 19는 본 발명의 실시예 2에 따른 적층형 비휘발성 메모리 소자의 제조 방법을 나타내는 단면도들이다.
도 20은 상기 샘플 1 및 비교 샘플 1의 고전압 트랜지스터에 대해 게이트 및 드레인에 입력되는 전압 대비 소오스 전압의 그래프도이다.
도 21은 상기 샘플 1 및 비교 샘플 1의 고전압 트랜지스터에서 드레인 전류-게이트 전압의 그래프도이다.

Claims (20)

  1. 단결정 반도체 기판 상에 구비되는 제1 층간 절연막;
    상기 제1 층간 절연막을 관통하여 상기 단결정 반도체 기판과 접촉되는 제1 콘택 플러그;
    상기 제1 층간 절연막 상에 구비되고, 저면부가 상기 제1 콘택 플러그의 상부면과 접촉되고, 불순물 영역이 포함된 상부 반도체 패턴; 및
    상기 상부 반도체 패턴 상에 구비되고, 상기 불순물 영역 사이에 배치되는 게이트 구조물을 포함하는 것을 특징으로 하는 적층형 반도체 소자.
  2. 제1항에 있어서, 상기 상부 반도체 패턴은 복수개가 구비되고, 각각의 상부 반도체 패턴들 사이에는 절연 물질이 개재된 것을 특징으로 하는 적층형 반도체 소자.
  3. 제1항에 있어서, 상기 단결정 반도체 기판 상에는 셀 어레이로 제공되는 셀 트랜지스터들이 구비되는 것을 특징으로 하는 적층형 반도체 소자.
  4. 제1항에 있어서, 상기 상부 반도체 패턴에 구비되고, 불순물 영역 및 게이트 구조물로 이루어지는 상부 트랜지스터는 페리 회로를 구성하는 트랜지스터인 것을 특징으로 하는 적층형 반도체 소자.
  5. 제4항에 있어서, 상기 상부 트랜지스터는 상기 셀 트랜지스터와 다른 동작 전압을 갖는 트랜지스터인 것을 특징으로 하는 적층형 반도체 소자.
  6. 제1항에 있어서, 상기 단결정 반도체 기판 상에는 각 영역별로 셀 어레이로 제공되는 제1 하부 트랜지스터 및 페리 회로로 제공되는 제2 하부 트랜지스터가 구비되는 것을 특징으로 하는 적층형 반도체 소자.
  7. 제1항에 있어서, 상기 상부 반도체 패턴은 다수개가 구비되고, 각각의 상부 반도체 패턴에 구비되는 상부 트랜지스터는 셀 어레이로 제공되는 제1 상부 트랜지스터 및 페리 회로로 제공되는 제2 상부 트랜지스터를 포함하는 것을 특징으로 하는 적층형 반도체 소자.
  8. 제1항에 있어서,
    상기 상부 반도체 패턴을 덮는 제2 층간 절연막; 및
    상기 제2 층간 절연막을 관통하여 상기 상부 반도체 패턴의 불순물 영역과 접속하는 제2 콘택 플러그가 더 구비되는 것을 특징으로 하는 적층형 반도체 소자.
  9. 제1항에 있어서, 상기 제1 콘택 플러그를 통해 상기 상부 반도체 패턴으로 전기적 신호가 인가되도록, 상기 단결정 반도체 기판과 접촉하는 배선이 더 구비되 는 것을 특징으로 하는 적층형 반도체 소자.
  10. 제1항에 있어서, 상기 제1 콘택 플러그는 폴리실리콘 물질 또는 금속 물질로 이루어진 것을 특징으로 하는 적층형 반도체 소자.
  11. 제1항에 있어서, 상기 상부 반도체 패턴은 단결정 반도체 물질로 이루어진 것을 특징으로 하는 적층형 반도체 소자.
  12. 단결정 반도체 기판 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막을 관통하여 상기 단결정 반도체 기판과 연결되는 제1 콘택 플러그를 형성하는 단계;
    상기 제1 콘택 플러그의 상부면과 접하면서 상기 제1 층간 절연막 상에 구비되는 상부 반도체 패턴을 형성하는 단계; 및
    상기 상부 반도체 패턴에 불순물 영역 및 게이트 구조물을 포함하는 상부 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 적층형 반도체 소자의 제조 방법.
  13. 제12항에 있어서, 상기 상부 반도체 패턴을 형성하는 단계는,
    상기 제1 층간 절연막 상에 상부 단결정 반도체 기판을 접합시키는 단계;
    상기 상부 단결정 반도체 기판의 표면을 연마하여 상부 반도체막을 형성하는 단계; 및
    상기 상부 반도체막을 패터닝하여 상부 반도체 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 적층형 반도체 소자의 제조 방법.
  14. 제13항에 있어서, 상기 단결정 반도체 기판 상에 셀 어레이로 제공되는 셀 트랜지스터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층형 반도체 소자 제조 방법.
  15. 제14항에 있어서, 상기 상부 트랜지스터의 게이트 구조물은 상기 셀 트랜지스터의 게이트 절연막과 다른 두께의 게이트 절연막을 포함하는 것을 특징으로 하는 적층형 반도체 소자 제조 방법.
  16. 제12항에 있어서, 상기 단결정 반도체 기판 상에 각 영역별로 셀 어레이로 제공되는 제1 하부 트랜지스터 및 페리 회로로 제공되는 제2 하부 트랜지스터를 각각 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층형 반도체 소자 제조 방법.
  17. 제12항에 있어서, 상기 상부 반도체 패턴은 다수개가 형성되고, 상기 상부 트랜지스터를 형성하는 단계는,
    상기 상부 반도체 패턴들 중 일부의 상부 반도체 패턴들 상에 셀 어레이로 제공되는 제1 상부 트랜지스터를 형성하는 단계; 및
    나머지 상기 상부 반도체 패턴 상에 페리 회로로 제공되는 제2 하부 트랜지스터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층형 반도체 소자 제조 방법.
  18. 제12항에 있어서, 상기 제1 콘택 플러그를 형성하는 단계는,
    상기 제1 층간 절연막의 일부분을 식각하여 단결정 기판 표면이 노출되는 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내부에 도전 물질을 채워넣어 제1 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 적층형 반도체 소자 제조 방법.
  19. 제18항에 있어서, 상기 도전 물질은 폴리실리콘 또는 금속 물질인 것을 특징으로 하는 적층형 반도체 소자 제조 방법.
  20. 제12항에 있어서,
    상기 상부 반도체 패턴을 덮는 제2 층간 절연막을 형성하는 단계; 및
    상기 제2 층간 절연막을 관통하여 상기 상부 트랜지스터의 불순물 영역들과 접속하는 제2 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층형 반도체 소자 제조 방법.
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