JPH0547793A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0547793A JPH0547793A JP3199434A JP19943491A JPH0547793A JP H0547793 A JPH0547793 A JP H0547793A JP 3199434 A JP3199434 A JP 3199434A JP 19943491 A JP19943491 A JP 19943491A JP H0547793 A JPH0547793 A JP H0547793A
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- H01L29/78636—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with supplementary region or layer for improving the flatness of the device
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Abstract
(57)【要約】
【目的】 薄膜トランジスタに形成される半導体層の形
状に直角屈曲部を有しない構造とすることにより、電界
集中を抑制して薄膜トランジスタの性能の向上を可能と
する半導体装置およびその製造方法を提供する。 【構成】 第１導電型のチャネル領域７ａと、このチャ
ネル領域７ａを左右両側から挟む位置に第２導電型のソ
ース／ドレイン領域７ｂ，７ｃを有する、半導体層７
と、このチャネル領域７ａに対向する主面と、この主面
の左右両側に位置する側壁とを有するゲート電極２とを
備えている。また、半導体層７の表面のすべての領域お
よび少なくともチャネル領域７ａに対向するゲート電極
２の主面にゲート酸化膜が形成され、半導体層７は、チ
ャネル領域７ａとソース／ドレイン領域７ｂ，７ｃとの
境界付近の近傍の屈曲角が９０゜を越えるように形成さ
れている。
状に直角屈曲部を有しない構造とすることにより、電界
集中を抑制して薄膜トランジスタの性能の向上を可能と
する半導体装置およびその製造方法を提供する。 【構成】 第１導電型のチャネル領域７ａと、このチャ
ネル領域７ａを左右両側から挟む位置に第２導電型のソ
ース／ドレイン領域７ｂ，７ｃを有する、半導体層７
と、このチャネル領域７ａに対向する主面と、この主面
の左右両側に位置する側壁とを有するゲート電極２とを
備えている。また、半導体層７の表面のすべての領域お
よび少なくともチャネル領域７ａに対向するゲート電極
２の主面にゲート酸化膜が形成され、半導体層７は、チ
ャネル領域７ａとソース／ドレイン領域７ｂ，７ｃとの
境界付近の近傍の屈曲角が９０゜を越えるように形成さ
れている。
Description
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、薄膜トランジスタの構造およ
びその製造方法に関するものである。
の製造方法に関し、特に、薄膜トランジスタの構造およ
びその製造方法に関するものである。
【従来の技術】以下、従来の薄膜トランジスタについて
説明する。従来の薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌ
ｍ Ｔｒａｎｓｉｓｔｏｒ 以下ＴＦＴと略す）は図３
８を参照して、バルクトランジスタ（図示せず）に設け
られた層間絶縁膜１上に、ポリシリコンからなるゲート
電極２と、このゲート電極２の上部平坦部および側壁に
沿って形成されたゲート酸化膜６と、このゲート酸化膜
６に沿って形成された半導体層７には、ゲート電極２の
対向する位置にチャネル領域７ａが形成され、このチャ
ネル領域を挟む位置にソース／ドレイン領域７ｂ，７ｃ
が形成されている。上記構成よりなるＴＦＴの製造工程
は、まず図３９を参照して、バルクトランジスタ（図示
せず）上に、層間絶縁膜１を熱ＣＶＤ法により１５００
ｎｍ形成し、ＴＦＴのゲート電極２となるポリシリコン
層２を熱ＣＶＤ法により２００ｎｍ堆積する。次に、図
４０を参照して、上記ポリシリコン層２の上面に、レジ
スト膜４を形成し、このレジスト膜４の所定の位置を、
写真製版でパターニングを行なう。次に、図４１を参照
して、このレジスト膜４をマスクとしてポリシリコン層
２に異方性の反応性イオンエッチングを行ないゲート電
極２を形成する。次に、図４２を参照して、レジスト膜
４を除去する。次に、図４３を参照して、ＴＦＴのゲー
ト酸化膜用の酸化膜６を熱ＣＶＤ法で５０ｎｍ形成し、
その後、ＴＦＴの半導体層を形成するポリシリコン層７
を熱ＣＶＤ法で５０ｎｍ堆積する。次に、図４４を参照
して、上記により形成されたポリシリコン層７の表面に
レジスト膜８を形成し、このレジスト膜８を再び写真製
版でパターニングを行ない、ソース／ドレイン領域を形
成するための不純物たとえばボロンを１×１０15（ｃｍ
-2）を注入する。その後、図４５を参照して、レジスト
膜８を除去することによりチャネル層のゲート電極２に
対向する領域に、チャネル領域７を有し、このチャネル
領域７を両側から挟む位置にソース／ドレイン領域７
ｂ，７ｃを有するＴＦＴの形成が完了する。
説明する。従来の薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌ
ｍ Ｔｒａｎｓｉｓｔｏｒ 以下ＴＦＴと略す）は図３
８を参照して、バルクトランジスタ（図示せず）に設け
られた層間絶縁膜１上に、ポリシリコンからなるゲート
電極２と、このゲート電極２の上部平坦部および側壁に
沿って形成されたゲート酸化膜６と、このゲート酸化膜
６に沿って形成された半導体層７には、ゲート電極２の
対向する位置にチャネル領域７ａが形成され、このチャ
ネル領域を挟む位置にソース／ドレイン領域７ｂ，７ｃ
が形成されている。上記構成よりなるＴＦＴの製造工程
は、まず図３９を参照して、バルクトランジスタ（図示
せず）上に、層間絶縁膜１を熱ＣＶＤ法により１５００
ｎｍ形成し、ＴＦＴのゲート電極２となるポリシリコン
層２を熱ＣＶＤ法により２００ｎｍ堆積する。次に、図
４０を参照して、上記ポリシリコン層２の上面に、レジ
スト膜４を形成し、このレジスト膜４の所定の位置を、
写真製版でパターニングを行なう。次に、図４１を参照
して、このレジスト膜４をマスクとしてポリシリコン層
２に異方性の反応性イオンエッチングを行ないゲート電
極２を形成する。次に、図４２を参照して、レジスト膜
４を除去する。次に、図４３を参照して、ＴＦＴのゲー
ト酸化膜用の酸化膜６を熱ＣＶＤ法で５０ｎｍ形成し、
その後、ＴＦＴの半導体層を形成するポリシリコン層７
を熱ＣＶＤ法で５０ｎｍ堆積する。次に、図４４を参照
して、上記により形成されたポリシリコン層７の表面に
レジスト膜８を形成し、このレジスト膜８を再び写真製
版でパターニングを行ない、ソース／ドレイン領域を形
成するための不純物たとえばボロンを１×１０15（ｃｍ
-2）を注入する。その後、図４５を参照して、レジスト
膜８を除去することによりチャネル層のゲート電極２に
対向する領域に、チャネル領域７を有し、このチャネル
領域７を両側から挟む位置にソース／ドレイン領域７
ｂ，７ｃを有するＴＦＴの形成が完了する。
【発明が解決しようとする課題】しかしながら、上記構
成よりなるＴＦＴにおいては、ゲート電極の形状が異方
性の反応性イオンエッチングを施すことにより形成され
るために、ほぼ長方形をなし、再び図４５を参照して、
このゲート電極に沿って形成されるポリシリコン層７に
直角なエッジ部９，９が生じ、このエッジ部９，９に電
解が集中することによりゲート酸化膜６の絶縁性が弱く
なるという問題点があった。この発明は、上記問題点を
解消するためになされたもので、薄膜トランジスタ（Ｔ
ＦＴ）において、ゲート電極を覆うゲート酸化膜および
半導体層に直角なエッジ部を生じさせることなく、ゲー
ト酸化膜およびチャネル層を形成させることのできる構
造を有する半導体装置およびその製造方法を提供するこ
とを目的とする。
成よりなるＴＦＴにおいては、ゲート電極の形状が異方
性の反応性イオンエッチングを施すことにより形成され
るために、ほぼ長方形をなし、再び図４５を参照して、
このゲート電極に沿って形成されるポリシリコン層７に
直角なエッジ部９，９が生じ、このエッジ部９，９に電
解が集中することによりゲート酸化膜６の絶縁性が弱く
なるという問題点があった。この発明は、上記問題点を
解消するためになされたもので、薄膜トランジスタ（Ｔ
ＦＴ）において、ゲート電極を覆うゲート酸化膜および
半導体層に直角なエッジ部を生じさせることなく、ゲー
ト酸化膜およびチャネル層を形成させることのできる構
造を有する半導体装置およびその製造方法を提供するこ
とを目的とする。
【課題を解決するための手段】上記課題を解決するため
に、請求項１に記載の半導体装置は、ゲート電極と、半
導体層と、ゲート電極と半導体層との間に介在させて形
成された絶縁膜とを備えている。上記半導体層は、第１
導電型のチャネル領域と、このチャネル領域を左右両側
から挟む位置に第２導電型のソース／ドレイン領域とを
有している。また、ゲート電極は、上記チャネル領域に
対向する主面と、この主面の左右両側に位置する側壁を
有している。さらに、上記絶縁膜は、すべての領域にお
いて前記半導体層表面に接して形成されるとともに、少
なくとも上記チャネル領域に対向する上記ゲート電極の
主面において上記ゲート電極に接して形成され、上記半
導体層は、上記チャネル領域と、上記ソース／ドレイン
領域との境界近傍の位置の屈曲角が９０゜を越えるよう
に形成されている。請求項２に記載の発明に基づいた半
導体装置は、絶縁体上に形成され、中央平坦部と、この
中央平坦部の左右両端から左右両側に降下する傾斜側壁
を有するゲート電極と、このゲート電極の上記中央平坦
部の左右両側から上記傾斜側壁に沿って接するように形
成された第１絶縁層と、上記ゲート電極および上記第１
絶縁層の表面上に形成された第２絶縁層と、この第２絶
縁層の表面上に形成された第１導電型の半導体層とを備
えている。また、上記第１導電型の半導体層は、上記ゲ
ート電極の上記中央平坦部に対向する位置に、第１導電
型のチャネル領域と、このチャネル領域を左右両側から
挟む位置に第２導電型のソース／ドレイン領域を有して
いる。請求項３に記載の発明に基づいた半導体装置の製
造方法は、絶縁体の表面に導体層を形成する工程と、こ
の導体層の表面に酸化膜を形成する工程と、この酸化膜
の表面の所定の位置にレジスト膜を形成し、上記酸化膜
を上記レジスト膜に対応した形状に形成するためにエッ
チングを行なう工程と、上記レジスト膜を除去する工程
とを有している。さらに、レジスト膜を除去後、上記酸
化膜をマスクとして、熱酸化を行ない、中央平坦部とこ
の中央平坦部の左右両側から左右両側に降下する傾斜側
壁を有するゲート電極と、このゲート電極の前記中央平
坦部の左右両端から前記傾斜側壁に沿った熱酸化膜から
なる第１絶縁層とを形成する工程と、上記酸化膜を除去
した後、上記ゲート電極および上記第１絶縁層の表面上
に第２絶縁層を形成する工程と、この第２絶縁層の表面
上に第１導電型の半導体層を形成する工程とを有してい
る。さらに、この半導体層の、上記ゲート電極の中央平
坦部に対向する位置の表面にマスクを形成し、第２導電
型の不純物を注入することにより、上記第１導電型の半
導体層の上記ゲート電極の中央平坦部に対向する位置に
第１導電型のチャネル領域を、このチャネル領域を左右
両側から挟む位置に第２導電型のソース／ドレイン領域
を形成する工程とを備えている。請求項４に記載の発明
に基づいた半導体装置は、中央平坦部と、その両端から
所定の傾斜角を持って下方に広がって形成された側壁と
を有するゲート電極と、このゲート電極の上記中央平坦
部および側壁に沿って形成された絶縁膜と、この絶縁膜
の表面に沿って形成された半導体層とを備えている。ま
た、上記半導体層は、上記ゲート電極の中央平坦部に対
向する位置に第１導電型のチャネル領域を有するととも
に、このチャネル領域を左右両側から挟む位置に第２導
電型のソース／ドレイン領域を有している。請求項５に
記載の発明に基づいた半導体装置の製造方法は、絶縁体
の表面に導体層を形成する工程と、この導体層の表面
に、中央平坦部とこの中央平坦部の左右両端から所定の
傾斜角をなして下方に広がった傾斜側壁とからなるレジ
スト膜を形成する工程と、このレジスト膜をマスクとし
て上記導体層をエッチングすることにより中央平坦部と
この中央平坦部の左右両端から所定の傾斜角をなして下
方に広がった傾斜側壁とからなるゲート電極を形成する
工程とを有している。さらに、このゲート電極の中央平
坦部および傾斜側壁に沿って絶縁膜を形成する工程と、
この絶縁膜の表面に沿って第１導電型の半導体層を形成
する工程と、この半導体層の上記ゲート電極に対向する
位置の表面にマスクを形成し、第２導電型の不純物を注
入することにより、上記第１導電型の半導体層の上記ゲ
ート電極に対向する位置に第１導電型のチャネル領域
を、このチャネル領域を左右両側から挟む位置に第２導
電型のソース／ドレイン領域を形成する工程とを有して
いる。
に、請求項１に記載の半導体装置は、ゲート電極と、半
導体層と、ゲート電極と半導体層との間に介在させて形
成された絶縁膜とを備えている。上記半導体層は、第１
導電型のチャネル領域と、このチャネル領域を左右両側
から挟む位置に第２導電型のソース／ドレイン領域とを
有している。また、ゲート電極は、上記チャネル領域に
対向する主面と、この主面の左右両側に位置する側壁を
有している。さらに、上記絶縁膜は、すべての領域にお
いて前記半導体層表面に接して形成されるとともに、少
なくとも上記チャネル領域に対向する上記ゲート電極の
主面において上記ゲート電極に接して形成され、上記半
導体層は、上記チャネル領域と、上記ソース／ドレイン
領域との境界近傍の位置の屈曲角が９０゜を越えるよう
に形成されている。請求項２に記載の発明に基づいた半
導体装置は、絶縁体上に形成され、中央平坦部と、この
中央平坦部の左右両端から左右両側に降下する傾斜側壁
を有するゲート電極と、このゲート電極の上記中央平坦
部の左右両側から上記傾斜側壁に沿って接するように形
成された第１絶縁層と、上記ゲート電極および上記第１
絶縁層の表面上に形成された第２絶縁層と、この第２絶
縁層の表面上に形成された第１導電型の半導体層とを備
えている。また、上記第１導電型の半導体層は、上記ゲ
ート電極の上記中央平坦部に対向する位置に、第１導電
型のチャネル領域と、このチャネル領域を左右両側から
挟む位置に第２導電型のソース／ドレイン領域を有して
いる。請求項３に記載の発明に基づいた半導体装置の製
造方法は、絶縁体の表面に導体層を形成する工程と、こ
の導体層の表面に酸化膜を形成する工程と、この酸化膜
の表面の所定の位置にレジスト膜を形成し、上記酸化膜
を上記レジスト膜に対応した形状に形成するためにエッ
チングを行なう工程と、上記レジスト膜を除去する工程
とを有している。さらに、レジスト膜を除去後、上記酸
化膜をマスクとして、熱酸化を行ない、中央平坦部とこ
の中央平坦部の左右両側から左右両側に降下する傾斜側
壁を有するゲート電極と、このゲート電極の前記中央平
坦部の左右両端から前記傾斜側壁に沿った熱酸化膜から
なる第１絶縁層とを形成する工程と、上記酸化膜を除去
した後、上記ゲート電極および上記第１絶縁層の表面上
に第２絶縁層を形成する工程と、この第２絶縁層の表面
上に第１導電型の半導体層を形成する工程とを有してい
る。さらに、この半導体層の、上記ゲート電極の中央平
坦部に対向する位置の表面にマスクを形成し、第２導電
型の不純物を注入することにより、上記第１導電型の半
導体層の上記ゲート電極の中央平坦部に対向する位置に
第１導電型のチャネル領域を、このチャネル領域を左右
両側から挟む位置に第２導電型のソース／ドレイン領域
を形成する工程とを備えている。請求項４に記載の発明
に基づいた半導体装置は、中央平坦部と、その両端から
所定の傾斜角を持って下方に広がって形成された側壁と
を有するゲート電極と、このゲート電極の上記中央平坦
部および側壁に沿って形成された絶縁膜と、この絶縁膜
の表面に沿って形成された半導体層とを備えている。ま
た、上記半導体層は、上記ゲート電極の中央平坦部に対
向する位置に第１導電型のチャネル領域を有するととも
に、このチャネル領域を左右両側から挟む位置に第２導
電型のソース／ドレイン領域を有している。請求項５に
記載の発明に基づいた半導体装置の製造方法は、絶縁体
の表面に導体層を形成する工程と、この導体層の表面
に、中央平坦部とこの中央平坦部の左右両端から所定の
傾斜角をなして下方に広がった傾斜側壁とからなるレジ
スト膜を形成する工程と、このレジスト膜をマスクとし
て上記導体層をエッチングすることにより中央平坦部と
この中央平坦部の左右両端から所定の傾斜角をなして下
方に広がった傾斜側壁とからなるゲート電極を形成する
工程とを有している。さらに、このゲート電極の中央平
坦部および傾斜側壁に沿って絶縁膜を形成する工程と、
この絶縁膜の表面に沿って第１導電型の半導体層を形成
する工程と、この半導体層の上記ゲート電極に対向する
位置の表面にマスクを形成し、第２導電型の不純物を注
入することにより、上記第１導電型の半導体層の上記ゲ
ート電極に対向する位置に第１導電型のチャネル領域
を、このチャネル領域を左右両側から挟む位置に第２導
電型のソース／ドレイン領域を形成する工程とを有して
いる。
【作用】この発明に基づいた半導体装置およびその製造
方法によれば、酸化膜を介してゲート電極上に形成され
るチャネル層に、直角屈曲部からなるチャネル層が形成
されないため、このチャネル層の直角屈曲部で生じてい
た電界集中を抑制し、半導体層におけるキャリアのゲー
ト絶縁膜への注入を未然に防止することができる。
方法によれば、酸化膜を介してゲート電極上に形成され
るチャネル層に、直角屈曲部からなるチャネル層が形成
されないため、このチャネル層の直角屈曲部で生じてい
た電界集中を抑制し、半導体層におけるキャリアのゲー
ト絶縁膜への注入を未然に防止することができる。
【実施例】以下、この発明に基づいた薄膜トランジスタ
（ＴＥＴ）の実施例を、図面に基づいて説明する。ま
ず、この発明に基づいた第１の実施例におけるＴＦＴの
構造は、図１を参照して、バルクトランジスタ（図示せ
ず）上に形成された層間絶縁膜１上に形成され、中央平
坦部と、この中央平坦部の左右両端から左右両側に降下
する傾斜側壁を有するゲート電極２を有している。この
ゲート電極２の中央平坦部の左右両端から上記傾斜側壁
に沿って接するように形成された第１絶縁層５，５が設
けられている。また、上記ゲート電極２および上記第１
絶縁層５，５の表面上に形成された第２絶縁層であるゲ
ート酸化膜６と、このゲート酸化膜６の表面上に形成さ
れた第１導電型例えばｐ型の半導体層７が備えられてい
る。さらに、このｐ型の半導体層７は、上記ゲート電極
２の上記中央平坦部に対向する位置に、ｐ型のチャネル
領域７ａと、このチャネル領域７ａを左右両側から挟む
位置に第２導電型例えばｎ型のソース／ドレイン領域７
ｂ，７ｂを有している。次に、上記構造よりなるＴＦＴ
の製造工程について、以下説明する。まず、図２を参照
して、バルクトランジスタ（図示せず）上に層間絶縁膜
１が形成され、この層間絶縁膜１上にＴＦＴのゲート電
極２用のポリシリコン層２を２００ｎｍ熱ＣＶＤ法で堆
積する。その後、図３を参照して、ポリシリコン層２を
堆積した後、窒化膜３を熱ＣＶＤ法で２００ｎｍ形成す
る。次に、図４を参照して、この窒化膜３上に、レジス
タを塗布し、写真製版技術でパターニングを行なった
後、所定形状のレジスタ膜４を形成する。次に、図５を
参照して、このレジスタ膜４をマスクとして、異方性の
反応性イオンエッチングを施し、上記窒化膜３を所定の
形状にエッチングを行なう。その後、図６を参照して、
上記レジスタ膜４を除去した後、熱酸化により、第１絶
縁層５，５を形成する。これにより、図６に示すよう
に、中央平坦部と、この中央平坦部の左右両端から左右
両側に降下する傾斜側壁を有するゲート電極２が形成さ
れる。次に、図７を参照して、窒化膜３を除去した後、
ＴＦＴのゲート酸化膜６を熱ＣＶＤ法により、ゲート電
極２および第１絶縁層５，５の表面上に５０ｎｍ堆積す
る。その後、図８を参照して、このゲート酸化膜６上
に、半導体層であるポリシリコン７を熱ＣＶＤ法により
５０ｎｍ堆積する。次に、図９を参照して、ゲート電極
２の中央平坦部に対向する位置の半導体層７の表面に、
レジスト膜４を形成し、このレジスト膜４をマスクとし
て、半導体層７の所定の位置に第２導電型例えばｎ型の
不純物を拡散する。これにより半導体層７は、図１０を
参照して、ゲート電極２の中央平坦部に対向する位置に
第１導電型であるｐ型のチャネル領域７ａと、このチャ
ネル領域７ａを左右両側から挟む位置に第２導電型であ
るｎ型のソース／ドレイン領域７ａ，７ｂが形成され本
実施例におけるＴＦＴが完成する。上記構成を用いるこ
とにより、半導体層７は、略凹字状に形成され、チャネ
ル領域７ａにおける電界集中を抑制することが可能とな
る。次に、この発明に基づいたＴＦＴの第２の実施例に
ついて、図１１を参照して説明する。この第２の実施例
におけるＴＦＴの構造は、先に説明した第１の実施例に
おけるＴＦＴとほぼ同構造を有している。先に説明した
ＴＦＴのゲート電極２は、第１絶縁層５，５により完全
に分離された構造となっているが、この第２の実施例に
おけるＴＦＴにおいては、ゲート電極２を形成するため
のポリシリコン層２を通常よりも厚く堆積させることに
より、ゲート電極２が層間絶縁膜１上表面全面に存在す
る構造を有している。この第２の実施例におけるＴＦＴ
の製造工程は、図１２ないし図１４を参照して、バルク
トランジスタ（図示せず）上に形成された層間絶縁膜１
上に、ゲート電極２を形成するためのポリシリコン層２
を熱ＣＶＤ法により第１の実施例より厚めである４００
ｎｍ堆積する。その後、第１の実施例におけるＴＦＴと
同様の製造工程を経て、第２の実施例であるＴＦＴが形
成されることになる。この構造においても、先に説明し
た第１の実施例におけるＴＦＴと同様に、半導体層７は
略凹字形状を有し、チャネル領域における電界集中を抑
制することが可能となっている。また、ゲート電極２が
層間絶縁膜１表面上全面に存在するために、基板上任意
の位置でのゲート電極２との配線が可能となる。次に、
この発明に基づいたＴＦＴの第３の実施例について図１
５を参照して説明する。この第３の実施例におけるＴＦ
Ｔの構造は、シリコン基板２０上に形成されたサイドウ
ォール付のバルクトランジスタのゲート電極１０，１０
の間に形成されている。ゲート電極１０，１０上には第
１絶縁層１１，１１が形成され、この第１絶縁層１１，
１１上に略Ｖ字形状をなすＴＦＴのゲート電極１３が形
成され、第１絶縁層１１，１１およびゲート電極１３の
表面上にゲート酸化膜１４が形成され、さらにその上面
にチャネル層１５が形成されている。この第３の実施例
におけるＴＦＴの製造工程は、図１６を参照して、半導
体基板２０上に形成されたバルクトランジスタ１０，１
０上に、熱ＣＶＤ法により第１絶縁層１１を３００ｎｍ
堆積する。その後、図１７を参照して、レジスト１２を
層間絶縁膜１１上に塗布し、写真製版技術を用いて所定
形状にパターニングした後、図１８を参照して、異方性
の反応性イオンエッチングにより、バルクトランジスタ
１０，１０間の第１絶縁層１１をエッチングし、半導体
基板２０の拡散層上に開口部を形成する。次に、図１９
を参照して、レジスト１２を除去した後、図２０を参照
して、熱ＣＶＤ法により、ゲート電極用ポリシリコン層
１３を３００ｎｍ堆積し、このポリシリコン層１３の上
にレジスト１２を塗布し、図２１を参照して、写真製版
技術で所定形状にレジスト１２をパターニングする。そ
の後、図２１を参照して、レジスト１２を除去し、異方
性の反応性イオンエッチングによりＴＦＴゲート電極１
３を形成する。次に、図２２を参照して、このゲート電
極１３および第１絶縁層１１，１１上に、ゲート酸化膜
１４を５０ｎｍ熱ＣＶＤ法により形成し、さらにこのゲ
ート酸化膜１４上にＴＦＴ半導体層を形成するためのポ
リシリコン１５を５０ｎｍ熱ＣＶＤ法により堆積する。
その後、ゲート電極に対向する半導体層１５の表面にレ
ジスト膜を形成し、このレジスト膜をマスクとして第２
導電型の不純物をポリシリコン層１５の所定の位置に拡
散する。これにより、半導体層１５は、略凹字形状をな
し、ゲート電極１３に対向する位置には第１導電型たと
えばＰ型のチャネル領域１５ａが形成され、このチャネ
ル領域１５ａを挟む位置に第２導電型たとえばｎ型のソ
ース／ドレイン領域１５ｂ、１５ｃが形成される。上記
構造により、半導体層は略凹字形状を有するために、電
界の集中を抑制することが可能となる。次に、この発明
に基づいた第４の実施例について、図を用いて説明す
る。この第４の実施例におけるＴＦＴは、図２３を参照
して、バルクトランジスタのゲート電極１０の真上にＴ
ＦＴが形成されている。この構造よりなるＴＦＴの製造
工程は、図２４ないし図２９を参照して、バルクトラン
ジスタのゲート電極１０上に、第１絶縁層１１を形成し
た後に、図２５を参照して、ポリシリコンよりなるチャ
ネル層１５を熱ＣＶＤ法で堆積し、その後、この半導体
層１５の上に、ゲート酸化膜１４を形成し、さらにゲー
ト電極層１３を形成する。次に、図２６を参照してこの
ゲート電極層１３上にレジストを塗布し写真製版技術に
より所定形状に形成し、次に図２７を参照して、このレ
ジスト膜１２をマスクとして、ゲート電極１３およびゲ
ート酸化膜１４を反応性の異方性イオンエッチングによ
り所定形状に形成する。その後、図２８を参照して、レ
ジスト膜１２を除去した後ゲート電極１３をマスクとし
て、第２導電型の不純物を半導体層１５に拡散する。こ
れにより、図２９を参照して、ＴＦＴのゲート電極１３
の下方部であるチャネル層には、Ｐ型のチャネル領域１
５ａが形成され、このチャネル領域を挟む左右の層にｎ
型のソース／ドレイン領域１５ｂ、１５ｃが形成され、
ＴＦＴが形成する。上記のようにバルクトランジスタ１
０上にＴＦＴを形成することにより、半導体層１５は略
凸形状となり屈曲部における電界集中を抑制することが
可能となる。次に、この発明に基づいた第５の実施例に
ついて図３０を参照して説明する。この第５の実施例に
おけるＴＦＴの構造は、層間絶縁膜１上に中央平坦部
と、この中央平坦部の両側から所定の傾斜角をもって下
方に広がって形成された側壁とを有するゲート電極２
と、このゲート電極２の中央平坦部および側壁に沿って
形成されたゲート酸化膜６と、このゲート酸化膜６の表
面に沿って形成された半導体層７を備えており、この半
導体層７は、ゲート電極２の中央平坦部に対向する位置
に第１導電型たとえばＰ型チャネル領域７ａを有し、こ
のチャネル領域７ａを左右両側から挟む位置に第２導電
型たとえばｎ型のソース／ドレイン領域７ｂ、７ｃを有
している。上記構成よりなるＴＦＴの製造工程は、まず
図３１を参照して、層間絶縁層１上にゲート電極を形成
するポリシリコン層２を形成する。次に、図３２を参照
して、このポリシリコン層２上に中央平坦部とこの両側
から所定の傾斜角をもって下方に広がって形成された側
壁とを有するレジスト膜４を形成し、その後、図３３を
参照して、このレジスト膜４をマスクとしてポリシリコ
ン層２を反応性の異方性イオンエッチングを行なうこと
によりレジスト膜４の形状がポリシリコン層２に反映
し、図３３に示すようにポリシリコン層２には、中央平
坦部とこの両側から所定の傾斜角をもって下方に広がっ
て形成された側壁とを有するゲート電極２が形成され
る。その後、図３４を参照して、レジスト膜４を除去し
た後、ゲート電極２上にゲート酸化膜６を形成し、さら
に半導体層７を形成する。次に、図３５を参照して、ゲ
ート電極２の半導体層７表面に対向する位置にレジスト
膜４を形成し、このレジスト膜４をマスクとして第２導
電型たとえばｎ型の不純物を半導体層７に拡散する。こ
れにより、半導体層７のゲート電極２に対向する領域に
は第１導電型たとえばＰ型のチャネル領域７ａが形成さ
れ、このチャネル領域７ａを両側から挟む位置に第２導
電型たとえばｎ型のソース／ドレイン領域７ｂ，７ｃが
形成され、この実施例におけるＴＦＴが形成される。上
記構成よりなるＴＦＴにおいては、半導体層７が略凸形
状を有し、半導体層に直角屈曲部をなくすことにより半
導体層における電界の集中を抑制することが可能とな
る。次に、図３７に示す半導体装置は、第３の実施例に
おけるＴＦＴを４ＭＳＲＡＭメモリセルに用いた場合の
断面図を示したものである。
（ＴＥＴ）の実施例を、図面に基づいて説明する。ま
ず、この発明に基づいた第１の実施例におけるＴＦＴの
構造は、図１を参照して、バルクトランジスタ（図示せ
ず）上に形成された層間絶縁膜１上に形成され、中央平
坦部と、この中央平坦部の左右両端から左右両側に降下
する傾斜側壁を有するゲート電極２を有している。この
ゲート電極２の中央平坦部の左右両端から上記傾斜側壁
に沿って接するように形成された第１絶縁層５，５が設
けられている。また、上記ゲート電極２および上記第１
絶縁層５，５の表面上に形成された第２絶縁層であるゲ
ート酸化膜６と、このゲート酸化膜６の表面上に形成さ
れた第１導電型例えばｐ型の半導体層７が備えられてい
る。さらに、このｐ型の半導体層７は、上記ゲート電極
２の上記中央平坦部に対向する位置に、ｐ型のチャネル
領域７ａと、このチャネル領域７ａを左右両側から挟む
位置に第２導電型例えばｎ型のソース／ドレイン領域７
ｂ，７ｂを有している。次に、上記構造よりなるＴＦＴ
の製造工程について、以下説明する。まず、図２を参照
して、バルクトランジスタ（図示せず）上に層間絶縁膜
１が形成され、この層間絶縁膜１上にＴＦＴのゲート電
極２用のポリシリコン層２を２００ｎｍ熱ＣＶＤ法で堆
積する。その後、図３を参照して、ポリシリコン層２を
堆積した後、窒化膜３を熱ＣＶＤ法で２００ｎｍ形成す
る。次に、図４を参照して、この窒化膜３上に、レジス
タを塗布し、写真製版技術でパターニングを行なった
後、所定形状のレジスタ膜４を形成する。次に、図５を
参照して、このレジスタ膜４をマスクとして、異方性の
反応性イオンエッチングを施し、上記窒化膜３を所定の
形状にエッチングを行なう。その後、図６を参照して、
上記レジスタ膜４を除去した後、熱酸化により、第１絶
縁層５，５を形成する。これにより、図６に示すよう
に、中央平坦部と、この中央平坦部の左右両端から左右
両側に降下する傾斜側壁を有するゲート電極２が形成さ
れる。次に、図７を参照して、窒化膜３を除去した後、
ＴＦＴのゲート酸化膜６を熱ＣＶＤ法により、ゲート電
極２および第１絶縁層５，５の表面上に５０ｎｍ堆積す
る。その後、図８を参照して、このゲート酸化膜６上
に、半導体層であるポリシリコン７を熱ＣＶＤ法により
５０ｎｍ堆積する。次に、図９を参照して、ゲート電極
２の中央平坦部に対向する位置の半導体層７の表面に、
レジスト膜４を形成し、このレジスト膜４をマスクとし
て、半導体層７の所定の位置に第２導電型例えばｎ型の
不純物を拡散する。これにより半導体層７は、図１０を
参照して、ゲート電極２の中央平坦部に対向する位置に
第１導電型であるｐ型のチャネル領域７ａと、このチャ
ネル領域７ａを左右両側から挟む位置に第２導電型であ
るｎ型のソース／ドレイン領域７ａ，７ｂが形成され本
実施例におけるＴＦＴが完成する。上記構成を用いるこ
とにより、半導体層７は、略凹字状に形成され、チャネ
ル領域７ａにおける電界集中を抑制することが可能とな
る。次に、この発明に基づいたＴＦＴの第２の実施例に
ついて、図１１を参照して説明する。この第２の実施例
におけるＴＦＴの構造は、先に説明した第１の実施例に
おけるＴＦＴとほぼ同構造を有している。先に説明した
ＴＦＴのゲート電極２は、第１絶縁層５，５により完全
に分離された構造となっているが、この第２の実施例に
おけるＴＦＴにおいては、ゲート電極２を形成するため
のポリシリコン層２を通常よりも厚く堆積させることに
より、ゲート電極２が層間絶縁膜１上表面全面に存在す
る構造を有している。この第２の実施例におけるＴＦＴ
の製造工程は、図１２ないし図１４を参照して、バルク
トランジスタ（図示せず）上に形成された層間絶縁膜１
上に、ゲート電極２を形成するためのポリシリコン層２
を熱ＣＶＤ法により第１の実施例より厚めである４００
ｎｍ堆積する。その後、第１の実施例におけるＴＦＴと
同様の製造工程を経て、第２の実施例であるＴＦＴが形
成されることになる。この構造においても、先に説明し
た第１の実施例におけるＴＦＴと同様に、半導体層７は
略凹字形状を有し、チャネル領域における電界集中を抑
制することが可能となっている。また、ゲート電極２が
層間絶縁膜１表面上全面に存在するために、基板上任意
の位置でのゲート電極２との配線が可能となる。次に、
この発明に基づいたＴＦＴの第３の実施例について図１
５を参照して説明する。この第３の実施例におけるＴＦ
Ｔの構造は、シリコン基板２０上に形成されたサイドウ
ォール付のバルクトランジスタのゲート電極１０，１０
の間に形成されている。ゲート電極１０，１０上には第
１絶縁層１１，１１が形成され、この第１絶縁層１１，
１１上に略Ｖ字形状をなすＴＦＴのゲート電極１３が形
成され、第１絶縁層１１，１１およびゲート電極１３の
表面上にゲート酸化膜１４が形成され、さらにその上面
にチャネル層１５が形成されている。この第３の実施例
におけるＴＦＴの製造工程は、図１６を参照して、半導
体基板２０上に形成されたバルクトランジスタ１０，１
０上に、熱ＣＶＤ法により第１絶縁層１１を３００ｎｍ
堆積する。その後、図１７を参照して、レジスト１２を
層間絶縁膜１１上に塗布し、写真製版技術を用いて所定
形状にパターニングした後、図１８を参照して、異方性
の反応性イオンエッチングにより、バルクトランジスタ
１０，１０間の第１絶縁層１１をエッチングし、半導体
基板２０の拡散層上に開口部を形成する。次に、図１９
を参照して、レジスト１２を除去した後、図２０を参照
して、熱ＣＶＤ法により、ゲート電極用ポリシリコン層
１３を３００ｎｍ堆積し、このポリシリコン層１３の上
にレジスト１２を塗布し、図２１を参照して、写真製版
技術で所定形状にレジスト１２をパターニングする。そ
の後、図２１を参照して、レジスト１２を除去し、異方
性の反応性イオンエッチングによりＴＦＴゲート電極１
３を形成する。次に、図２２を参照して、このゲート電
極１３および第１絶縁層１１，１１上に、ゲート酸化膜
１４を５０ｎｍ熱ＣＶＤ法により形成し、さらにこのゲ
ート酸化膜１４上にＴＦＴ半導体層を形成するためのポ
リシリコン１５を５０ｎｍ熱ＣＶＤ法により堆積する。
その後、ゲート電極に対向する半導体層１５の表面にレ
ジスト膜を形成し、このレジスト膜をマスクとして第２
導電型の不純物をポリシリコン層１５の所定の位置に拡
散する。これにより、半導体層１５は、略凹字形状をな
し、ゲート電極１３に対向する位置には第１導電型たと
えばＰ型のチャネル領域１５ａが形成され、このチャネ
ル領域１５ａを挟む位置に第２導電型たとえばｎ型のソ
ース／ドレイン領域１５ｂ、１５ｃが形成される。上記
構造により、半導体層は略凹字形状を有するために、電
界の集中を抑制することが可能となる。次に、この発明
に基づいた第４の実施例について、図を用いて説明す
る。この第４の実施例におけるＴＦＴは、図２３を参照
して、バルクトランジスタのゲート電極１０の真上にＴ
ＦＴが形成されている。この構造よりなるＴＦＴの製造
工程は、図２４ないし図２９を参照して、バルクトラン
ジスタのゲート電極１０上に、第１絶縁層１１を形成し
た後に、図２５を参照して、ポリシリコンよりなるチャ
ネル層１５を熱ＣＶＤ法で堆積し、その後、この半導体
層１５の上に、ゲート酸化膜１４を形成し、さらにゲー
ト電極層１３を形成する。次に、図２６を参照してこの
ゲート電極層１３上にレジストを塗布し写真製版技術に
より所定形状に形成し、次に図２７を参照して、このレ
ジスト膜１２をマスクとして、ゲート電極１３およびゲ
ート酸化膜１４を反応性の異方性イオンエッチングによ
り所定形状に形成する。その後、図２８を参照して、レ
ジスト膜１２を除去した後ゲート電極１３をマスクとし
て、第２導電型の不純物を半導体層１５に拡散する。こ
れにより、図２９を参照して、ＴＦＴのゲート電極１３
の下方部であるチャネル層には、Ｐ型のチャネル領域１
５ａが形成され、このチャネル領域を挟む左右の層にｎ
型のソース／ドレイン領域１５ｂ、１５ｃが形成され、
ＴＦＴが形成する。上記のようにバルクトランジスタ１
０上にＴＦＴを形成することにより、半導体層１５は略
凸形状となり屈曲部における電界集中を抑制することが
可能となる。次に、この発明に基づいた第５の実施例に
ついて図３０を参照して説明する。この第５の実施例に
おけるＴＦＴの構造は、層間絶縁膜１上に中央平坦部
と、この中央平坦部の両側から所定の傾斜角をもって下
方に広がって形成された側壁とを有するゲート電極２
と、このゲート電極２の中央平坦部および側壁に沿って
形成されたゲート酸化膜６と、このゲート酸化膜６の表
面に沿って形成された半導体層７を備えており、この半
導体層７は、ゲート電極２の中央平坦部に対向する位置
に第１導電型たとえばＰ型チャネル領域７ａを有し、こ
のチャネル領域７ａを左右両側から挟む位置に第２導電
型たとえばｎ型のソース／ドレイン領域７ｂ、７ｃを有
している。上記構成よりなるＴＦＴの製造工程は、まず
図３１を参照して、層間絶縁層１上にゲート電極を形成
するポリシリコン層２を形成する。次に、図３２を参照
して、このポリシリコン層２上に中央平坦部とこの両側
から所定の傾斜角をもって下方に広がって形成された側
壁とを有するレジスト膜４を形成し、その後、図３３を
参照して、このレジスト膜４をマスクとしてポリシリコ
ン層２を反応性の異方性イオンエッチングを行なうこと
によりレジスト膜４の形状がポリシリコン層２に反映
し、図３３に示すようにポリシリコン層２には、中央平
坦部とこの両側から所定の傾斜角をもって下方に広がっ
て形成された側壁とを有するゲート電極２が形成され
る。その後、図３４を参照して、レジスト膜４を除去し
た後、ゲート電極２上にゲート酸化膜６を形成し、さら
に半導体層７を形成する。次に、図３５を参照して、ゲ
ート電極２の半導体層７表面に対向する位置にレジスト
膜４を形成し、このレジスト膜４をマスクとして第２導
電型たとえばｎ型の不純物を半導体層７に拡散する。こ
れにより、半導体層７のゲート電極２に対向する領域に
は第１導電型たとえばＰ型のチャネル領域７ａが形成さ
れ、このチャネル領域７ａを両側から挟む位置に第２導
電型たとえばｎ型のソース／ドレイン領域７ｂ，７ｃが
形成され、この実施例におけるＴＦＴが形成される。上
記構成よりなるＴＦＴにおいては、半導体層７が略凸形
状を有し、半導体層に直角屈曲部をなくすことにより半
導体層における電界の集中を抑制することが可能とな
る。次に、図３７に示す半導体装置は、第３の実施例に
おけるＴＦＴを４ＭＳＲＡＭメモリセルに用いた場合の
断面図を示したものである。
【発明の効果】以上述べたように、この発明によれば、
薄膜トランジスタ（ＴＦＴ）に形成される半導体層の形
状を、直角屈曲部を有しないよう形成することによっ
て、直角屈曲部における電界集中を未然に防止し、この
電界集中によるキャリアの絶縁膜への侵入を抑制して、
安定した動作を行なう信頼性の高い薄膜トランジスタの
提供を可能としている。
薄膜トランジスタ（ＴＦＴ）に形成される半導体層の形
状を、直角屈曲部を有しないよう形成することによっ
て、直角屈曲部における電界集中を未然に防止し、この
電界集中によるキャリアの絶縁膜への侵入を抑制して、
安定した動作を行なう信頼性の高い薄膜トランジスタの
提供を可能としている。
【図１】この発明に基づいた第１の実施例における薄膜
トランジスタの断面構造図である。
トランジスタの断面構造図である。
【図２】この発明に基づいた第１の実施例における薄膜
トランジスタの第１の製造工程を示す断面図である。
トランジスタの第１の製造工程を示す断面図である。
【図３】この発明に基づいた第１の実施例における薄膜
トランジスタの第２の製造工程を示す断面図である。
トランジスタの第２の製造工程を示す断面図である。
【図４】この発明に基づいた第１の実施例における薄膜
トランジスタの第３の製造工程を示す断面図である。
トランジスタの第３の製造工程を示す断面図である。
【図５】この発明に基づいた第１の実施例における薄膜
トランジスタの第４の製造工程を示す断面図である。
トランジスタの第４の製造工程を示す断面図である。
【図６】この発明に基づいた第１の実施例における薄膜
トランジスタの第５の製造工程を示す断面図である。
トランジスタの第５の製造工程を示す断面図である。
【図７】この発明に基づいた第１の実施例における薄膜
トランジスタの第６の製造工程を示す断面図である。
トランジスタの第６の製造工程を示す断面図である。
【図８】この発明に基づいた第１の実施例における薄膜
トランジスタの第７の製造工程を示す断面図である。
トランジスタの第７の製造工程を示す断面図である。
【図９】この発明に基づいた第１の実施例における薄膜
トランジスタの第８の製造工程を示す断面図である。
トランジスタの第８の製造工程を示す断面図である。
【図１０】この発明に基づいた第１の実施例における薄
膜トランジスタの最終段階における製造工程の断面図で
ある。
膜トランジスタの最終段階における製造工程の断面図で
ある。
【図１１】この発明に基づいた第２の実施例における薄
膜トランジスタの断面構造図である。
膜トランジスタの断面構造図である。
【図１２】この発明に基づいた第２の実施例における薄
膜トランジスタの第１の製造工程を示す断面図である。
膜トランジスタの第１の製造工程を示す断面図である。
【図１３】この発明に基づいた第２の実施例における薄
膜トランジスタの第２の製造工程を示す断面図である。
膜トランジスタの第２の製造工程を示す断面図である。
【図１４】この発明に基づいた第２の実施例における薄
膜トランジスタの第３の製造工程を示す断面図である。
膜トランジスタの第３の製造工程を示す断面図である。
【図１５】この発明に基づいた第３の実施例における薄
膜トランジスタの断面構造図である。
膜トランジスタの断面構造図である。
【図１６】この発明に基づいた第３の実施例における薄
膜トランジスタの第１の製造工程を示す断面図である。
膜トランジスタの第１の製造工程を示す断面図である。
【図１７】この発明に基づいた第３の実施例における薄
膜トランジスタの第２の製造工程を示す断面図である。
膜トランジスタの第２の製造工程を示す断面図である。
【図１８】この発明に基づいた第３の実施例における薄
膜トランジスタの第３の製造工程を示す断面図である。
膜トランジスタの第３の製造工程を示す断面図である。
【図１９】この発明に基づいた第３の実施例における薄
膜トランジスタの第４の製造工程を示す断面図である。
膜トランジスタの第４の製造工程を示す断面図である。
【図２０】この発明に基づいた第３の実施例における薄
膜トランジスタの第５の製造工程を示す断面図である。
膜トランジスタの第５の製造工程を示す断面図である。
【図２１】この発明に基づいた第３の実施例における薄
膜トランジスタの第６の製造工程を示す断面図である。
膜トランジスタの第６の製造工程を示す断面図である。
【図２２】この発明に基づいた第３の実施例における薄
膜トランジスタの第７の製造工程を示す断面図である。
膜トランジスタの第７の製造工程を示す断面図である。
【図２３】この発明に基づいた第４の実施例における薄
膜トランジスタの断面構造図である。
膜トランジスタの断面構造図である。
【図２４】この発明に基づいた第４の実施例における薄
膜トランジスタの第１の製造工程を示す断面図である。
膜トランジスタの第１の製造工程を示す断面図である。
【図２５】この発明に基づいた第４の実施例における薄
膜トランジスタの第２の製造工程を示す断面図である。
膜トランジスタの第２の製造工程を示す断面図である。
【図２６】この発明に基づいた第４の実施例における薄
膜トランジスタの第３の製造工程を示す断面図である。
膜トランジスタの第３の製造工程を示す断面図である。
【図２７】この発明に基づいた第４の実施例における薄
膜トランジスタの第４の製造工程を示す断面図である。
膜トランジスタの第４の製造工程を示す断面図である。
【図２８】この発明に基づいた第４の実施例における薄
膜トランジスタの第５の製造工程を示す断面図である。
膜トランジスタの第５の製造工程を示す断面図である。
【図２９】この発明に基づいた第４の実施例における薄
膜トランジスタの最終段階における製造工程の断面図で
ある。
膜トランジスタの最終段階における製造工程の断面図で
ある。
【図３０】この発明に基づいた第５の実施例における薄
膜トランジスタの断面構造図である。
膜トランジスタの断面構造図である。
【図３１】この発明に基づいた第５の実施例における薄
膜トランジスタの第１の製造工程を示す断面図である。
膜トランジスタの第１の製造工程を示す断面図である。
【図３２】この発明に基づいた第５の実施例における薄
膜トランジスタの第２の製造工程を示す断面図である。
膜トランジスタの第２の製造工程を示す断面図である。
【図３３】この発明に基づいた第５の実施例における薄
膜トランジスタの第３の製造工程を示す断面図である。
膜トランジスタの第３の製造工程を示す断面図である。
【図３４】この発明に基づいた第５の実施例における薄
膜トランジスタの第４の製造工程を示す断面図である。
膜トランジスタの第４の製造工程を示す断面図である。
【図３５】この発明に基づいた第５の実施例における薄
膜トランジスタの第５の製造工程を示す断面図である。
膜トランジスタの第５の製造工程を示す断面図である。
【図３６】この発明に基づいた第５の実施例における薄
膜トランジスタの最終段階における製造工程の断面図で
ある。
膜トランジスタの最終段階における製造工程の断面図で
ある。
【図３７】この発明に基づいた第３の実施例における薄
膜トランジスタを４ＭＳＲＡＭメモリセルに用いた場合
の構造断面図である。
膜トランジスタを４ＭＳＲＡＭメモリセルに用いた場合
の構造断面図である。
【図３８】従来技術における薄膜トランジスタの構造断
面図である。
面図である。
【図３９】従来技術における薄膜トランジスタの第１の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図４０】従来技術における薄膜トランジスタの第２の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図４１】従来技術における薄膜トランジスタの第３の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図４２】従来技術における薄膜トランジスタの第４の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図４３】従来技術における薄膜トランジスタの第５の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図４４】従来技術における薄膜トランジスタの第６の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図４５】従来技術における薄膜トランジスタの最終段
階における製造工程の断面図である。
階における製造工程の断面図である。
１ 層間絶縁膜 ２，１３ ゲート電極 ５，１１ 第１絶縁層 ６，１４ 酸化膜 ７，１５ 半導体層 ７ａ，１５ａ チャネル領域 ７ｂ，７ｃ，１５ｂ，１５ｃ ソース／ドレイン領域 なお、各図中、同一符号は同一または相当部分を示す。
Claims (5)
- 【請求項１】 ゲート電極と、 半導体層と、 前記ゲート電極と前記半導体層との間に介在させて形成
された絶縁膜と、 を備え、 前記半導体層は、第１導電型のチャネル領域と、このチ
ャネル領域を左右両側から挟む位置に第２導電型のソー
ス／ドレイン領域とを有し、 前記ゲート電極は、前記チャネル領域に対向する主面
と、この主面の左右両側に位置する側壁とを有し、 前記絶縁膜はすべての領域において前記半導体層表面に
接して形成されるとともに、少なくとも前記チャネル領
域に対向する前記ゲート電極の主面において前記ゲート
電極に接して形成され、 前記半導体層は、前記チャネル領域と、前記ソース／ド
レイン領域との境界近傍の位置の屈曲角が９０゜を越え
るように形成されている半導体装置。 - 【請求項２】 絶縁体上に形成され、中央平坦部と、こ
の中央平坦部の左右両端から左右両側に降下する傾斜側
壁を有するゲート電極と、 このゲート電極の前記中央平坦部の左右両端から前記傾
斜側壁に沿って接するように形成された第１絶縁層と、 前記ゲート電極および前記第１絶縁層の表面上に形成さ
れた第２絶縁層と、 この第２絶縁層の表面上に形成された第１導電型の半導
体層と、 を備え、 前記第１導電型の半導体層は、前記ゲート電極の前記中
央平坦部に対向する位置に、第１導電型のチャネル領域
と、このチャネル領域を左右両側から挟む位置に第２導
電型のソース／ドレイン領域を有する半導体装置。 - 【請求項３】 絶縁体の表面に導体層を形成する工程
と、 この導体層の表面に酸化膜を形成する工程と、 この酸化膜の表面の所定の位置にレジスト膜を形成しこ
のレジスト膜をマスクとして前記酸化膜をエッチングす
る工程と、 このレジスト膜を除去する工程と、 前記酸化膜をマスクとして、熱酸化を行ない、中央平坦
部とこの中央平坦部の左右両側から左右両側に降下する
傾斜側壁を有するゲート電極と、このゲート電極の前記
中央平坦部の左右両端から前記傾斜側壁に沿った熱酸化
膜からなる第１絶縁層とを形成する工程と、 前記酸化膜を除去した後、前記ゲート電極および前記第
１絶縁層の表面上に第２絶縁層を形成する工程と、 この第２絶縁層の表面上に第１導電型の半導体層を形成
する工程と、 この半導体層の、前記ゲート電極の中央平坦部に対向す
る位置の表面にマスクを形成し、第２導電型の不純物を
注入することにより、前記第１導電型の半導体層の前記
ゲート電極の中央平坦部に対向する位置に第１導電型の
チャネル領域を、このチャネル領域を左右両側から挟む
位置に第２導電型のソース／ドレイン領域を形成する工
程と、 を備えた半導体装置の製造方法。 - 【請求項４】 中央平坦部と、この両側から所定の傾斜
角を持って下方に広がって形成された側壁とを有するゲ
ート電極と、 このゲート電極の前記中央平坦部および側壁に沿って形
成された絶縁膜と、 この絶縁膜の表面に沿って形成された半導体層と、 を備え、 前記半導体層は、前記ゲート電極の中央平坦部に対向す
る位置に第１導電型のチャネル領域を有するとともに、
このチャネル領域を左右両側から挟む位置に第２導電型
のソース／ドレイン領域を有する半導体装置。 - 【請求項５】 絶縁体の表面に導体層を形成する工程
と、 この導体層の表面に中央平坦部とこの中央平坦部の左右
両端から所定の傾斜角をなして下方に広がった傾斜側壁
とからなるレジスト膜を形成する工程と、 このレジスト膜をマスクとして前記導体層をエッチング
することにより中央平坦部とこの中央平坦部の左右両端
から所定の傾斜角をなして下方に広がった傾斜側壁とか
らなるゲート電極を形成する工程と、 このゲート電極の中央平坦部および傾斜側壁に沿って絶
縁膜を形成する工程と、 この絶縁膜の表面に沿って第１導電型の半導体層を形成
する工程と、 この半導体層の前記ゲート電極に対向する位置の表面に
マスクを形成し、第２導電型の不純物を注入することに
より、前記第１導電型の半導体層の前記ゲート電極に対
向する位置に第１導電型のチャネル領域を、このチャネ
ル領域を左右両側から挟む位置に第２導電型のソース／
ドレイン領域を形成する工程と、 を備えた半導体装置の製造方法。
Priority Applications (8)
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