JPH0341774A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH0341774A JPH0341774A JP17742489A JP17742489A JPH0341774A JP H0341774 A JPH0341774 A JP H0341774A JP 17742489 A JP17742489 A JP 17742489A JP 17742489 A JP17742489 A JP 17742489A JP H0341774 A JPH0341774 A JP H0341774A
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Links
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、薄膜トランジスタに関し、特に逆スタガー
構造の薄膜トランジスタの改良に関するものである。
構造の薄膜トランジスタの改良に関するものである。
［従来の技術］
薄膜トランジスタ（以下、ＴＰＴと称する。）は、主と
して、アクティブマトリックス方式の液晶デイスプレィ
デバイスに用いられている。ＴＰＴの半導体層としては
、水素化したアモルファス・シリコン（以下、ａ−３ｉ
：Ｈと略す。）、あるいは、多結晶シリコン（以下、Ｐ
ｏ１ｙ−Ｓｉと略す。）が−膜内に用いられる。
して、アクティブマトリックス方式の液晶デイスプレィ
デバイスに用いられている。ＴＰＴの半導体層としては
、水素化したアモルファス・シリコン（以下、ａ−３ｉ
：Ｈと略す。）、あるいは、多結晶シリコン（以下、Ｐ
ｏ１ｙ−Ｓｉと略す。）が−膜内に用いられる。
このＴＰＴの構造としては種々のものがあるが、一般に
よく用いられるものとして、逆スタガー構造ＴＰＴ （
ゲート電極膜が基板側に存在し、そのゲート電極膜の上
にチャネル領域となる半導体膜、さらにその上にソース
、ドーレイン電極膜が存在する構造のＴＰＴ）は、第３
図または第４図に示されている。図においては、Ｎチャ
ネル型のものが示されている。Ｐチャネル型のものは、
形成される半導体膜の導電型を逆にすれば同様であるの
で、ここでは、Ｎチャネル型のＴＰＴのみについて説明
する。また、形成される半導体膜の材料としては、ａ−
５ｉ：Ｈについて示しているが、Ｐｏｌｙ−８ｉ膜の場
合は、ａ−３ｉ：Ｈ膜の代わりに入替えれば同様の構造
である。
よく用いられるものとして、逆スタガー構造ＴＰＴ （
ゲート電極膜が基板側に存在し、そのゲート電極膜の上
にチャネル領域となる半導体膜、さらにその上にソース
、ドーレイン電極膜が存在する構造のＴＰＴ）は、第３
図または第４図に示されている。図においては、Ｎチャ
ネル型のものが示されている。Ｐチャネル型のものは、
形成される半導体膜の導電型を逆にすれば同様であるの
で、ここでは、Ｎチャネル型のＴＰＴのみについて説明
する。また、形成される半導体膜の材料としては、ａ−
５ｉ：Ｈについて示しているが、Ｐｏｌｙ−８ｉ膜の場
合は、ａ−３ｉ：Ｈ膜の代わりに入替えれば同様の構造
である。
第３図または第４図を参照して、絶縁性基板１０１の材
料としては、絶縁性透明基板であるガラス基板や、単結
晶シリコン基板上に絶縁膜を形成した基板が一般に用い
られる。絶縁性基板１０１の上には、ゲート電極１０２
が形成されている。
料としては、絶縁性透明基板であるガラス基板や、単結
晶シリコン基板上に絶縁膜を形成した基板が一般に用い
られる。絶縁性基板１０１の上には、ゲート電極１０２
が形成されている。
このゲート電極１０２の材料としては、Ｃｒ、Ｔａ、Ａ
ｆＬ等の金属膜が一般に用いられる。ゲート電極１０２
を覆うように、ゲート絶縁膜１０３が形成されている。
ｆＬ等の金属膜が一般に用いられる。ゲート電極１０２
を覆うように、ゲート絶縁膜１０３が形成されている。
このゲート絶縁膜１０３の材料としては、プラズマＣＶ
Ｄ法等によって形成されたシリコン窒化膜、シリコン酸
化膜、シリコン酸窒化膜、タンタル酸化膜等の絶縁膜、
あるいは、これらの絶縁膜の積層膜が用いられる。さ′
らに、ゲート絶縁膜１０３の上には、第１半導体膜１０
４が形成されている。この第１半導体膜１０４は、不純
物のドーピングがなされていない、あるいは、わずかに
ボロン等の周期律表第■族不純物がドーピングされたａ
−３ｉ：Ｈ膜からなる。このａ−Ｓｉ ：Ｈ膜は、プラ
ズマＣＶＤ法により形成される。第１半導体膜１０４の
上には、ソース電極１０５とドーレイン電極１０６とが
、所定の間隔を隔てて形成されている。これらのソース
およびドーレイン電極１０５，１０６は、リン等の周期
律表第Ｖ族不純物が多量にドーピングされることにより
、Ｎ＋型の導電型式を有するａ−３ｉ：Ｈ膜からなる。
Ｄ法等によって形成されたシリコン窒化膜、シリコン酸
化膜、シリコン酸窒化膜、タンタル酸化膜等の絶縁膜、
あるいは、これらの絶縁膜の積層膜が用いられる。さ′
らに、ゲート絶縁膜１０３の上には、第１半導体膜１０
４が形成されている。この第１半導体膜１０４は、不純
物のドーピングがなされていない、あるいは、わずかに
ボロン等の周期律表第■族不純物がドーピングされたａ
−３ｉ：Ｈ膜からなる。このａ−Ｓｉ ：Ｈ膜は、プラ
ズマＣＶＤ法により形成される。第１半導体膜１０４の
上には、ソース電極１０５とドーレイン電極１０６とが
、所定の間隔を隔てて形成されている。これらのソース
およびドーレイン電極１０５，１０６は、リン等の周期
律表第Ｖ族不純物が多量にドーピングされることにより
、Ｎ＋型の導電型式を有するａ−３ｉ：Ｈ膜からなる。
このａ−Ｓｉ：Ｈ膜もまたプラズマＣＶＤ法により形成
される。この膜は、ＴＰＴオフ領域におけるホール電流
を阻止するために必要な膜である。また、通常、ソース
およびドーレイン電極、配線の抵抗を低下させるために
、この膜の上にＡＱ、、ＴｉＳＭｏ等の金属膜が積層さ
れることにより、ソースメタル１０７、ドーレインメタ
ル１０８が形成される。なお、第３図に示される絶縁膜
１０９は、第１半導体膜１０４に対して、第２の半導体
膜（ソース電極１０５およびドーレイン電極１０６の形
成用膜）の一部をエツチング除去するためのエツチング
阻止層である。この絶縁膜１０９は、プラズマＣＶＤ法
によって形成されるシリコン窒化膜、シリコン酸化膜等
からなる。
される。この膜は、ＴＰＴオフ領域におけるホール電流
を阻止するために必要な膜である。また、通常、ソース
およびドーレイン電極、配線の抵抗を低下させるために
、この膜の上にＡＱ、、ＴｉＳＭｏ等の金属膜が積層さ
れることにより、ソースメタル１０７、ドーレインメタ
ル１０８が形成される。なお、第３図に示される絶縁膜
１０９は、第１半導体膜１０４に対して、第２の半導体
膜（ソース電極１０５およびドーレイン電極１０６の形
成用膜）の一部をエツチング除去するためのエツチング
阻止層である。この絶縁膜１０９は、プラズマＣＶＤ法
によって形成されるシリコン窒化膜、シリコン酸化膜等
からなる。
次に、第３図および第４図に示されるＴＰＴの製造工程
について説明する。第５Ａ図〜第５Ｇ図は、第３図に示
されるＴＰＴを製造工程順に示す部分断面図である。第
６Ａ図〜第６Ｅ図は、第４図に示されるＴＰＴを製造工
程順に示す部分断面図である。
について説明する。第５Ａ図〜第５Ｇ図は、第３図に示
されるＴＰＴを製造工程順に示す部分断面図である。第
６Ａ図〜第６Ｅ図は、第４図に示されるＴＰＴを製造工
程順に示す部分断面図である。
まず、第３図に示されるＴＰＴの製造工程において、第
５Ａ図を参照して、絶縁性基板１０１の上に、金属膜が
堆積され、フォトリソグラフィ技術およびエツチング技
術を用いてバターニングされることにより、ゲート電極
１０２が形成される。
５Ａ図を参照して、絶縁性基板１０１の上に、金属膜が
堆積され、フォトリソグラフィ技術およびエツチング技
術を用いてバターニングされることにより、ゲート電極
１０２が形成される。
その後、第５Ｂ図を参照して、ゲート電極１０２の上に
、ゲート絶縁膜１０３、ａ−Ｓｉ：Ｈ膜１４および絶縁
膜１９を連続して堆積する。フォトリソグラフィ技術お
よびエツチング技術を用いて、絶縁膜１９をバターニン
グすることにより、第５Ｃ図に示すように、エツチング
阻止用絶縁膜１０９が形成される。さらに、第５Ｄ図に
示すように、Ｎ＋型の導電型式を有するように不純物が
ドーピングされたａ−３ｔ：Ｈ膜１５が全面上に堆積さ
れる。第５Ｅ図を参照して、フォトリソグラフィ技術お
よびエツチング技術を用いて、ａ−８ｉ：Ｈ膜１４，１
５が島状にバターニングされる。このとき、ＴＰＴのチ
ャネル領域となる半導体層１０４が形成される。その後
、第５Ｆ図に示すように、金属膜１７が全面上に堆積さ
れる。フォトリソグラフィ技術およびエツチング技術に
より、エツチング阻止用絶縁膜１０９上において選択的
に間隔を隔てるように、Ｎ十型の導電型式を有するａ−
３ｉ：ＨＭ１５が除去される。同時に、金属膜１７もエ
ツチング阻止用絶縁膜１０９上において間隔を隔てるよ
うに除去される。このようにして、第５Ｇ図に示すよう
に、ソース電極１０５、ドーレイン電極１０６、ソース
メタル１０７およびドーレインメタル１０８が形成され
る。
、ゲート絶縁膜１０３、ａ−Ｓｉ：Ｈ膜１４および絶縁
膜１９を連続して堆積する。フォトリソグラフィ技術お
よびエツチング技術を用いて、絶縁膜１９をバターニン
グすることにより、第５Ｃ図に示すように、エツチング
阻止用絶縁膜１０９が形成される。さらに、第５Ｄ図に
示すように、Ｎ＋型の導電型式を有するように不純物が
ドーピングされたａ−３ｔ：Ｈ膜１５が全面上に堆積さ
れる。第５Ｅ図を参照して、フォトリソグラフィ技術お
よびエツチング技術を用いて、ａ−８ｉ：Ｈ膜１４，１
５が島状にバターニングされる。このとき、ＴＰＴのチ
ャネル領域となる半導体層１０４が形成される。その後
、第５Ｆ図に示すように、金属膜１７が全面上に堆積さ
れる。フォトリソグラフィ技術およびエツチング技術に
より、エツチング阻止用絶縁膜１０９上において選択的
に間隔を隔てるように、Ｎ十型の導電型式を有するａ−
３ｉ：ＨＭ１５が除去される。同時に、金属膜１７もエ
ツチング阻止用絶縁膜１０９上において間隔を隔てるよ
うに除去される。このようにして、第５Ｇ図に示すよう
に、ソース電極１０５、ドーレイン電極１０６、ソース
メタル１０７およびドーレインメタル１０８が形成され
る。
次に、第４図に示されるＴＰＴの製造工程について説明
する。まず、第６Ａ図を参照して、ゲート電極１０２が
形成されるのは、第５Ａ図に示される工程と同様である
。その後、第６Ｂ図を参照して、ゲート絶縁膜１０３、
ａ−５ｉ：Ｈ膜１４、Ｎ＋型の導電型式を有するように
不純物がドーピングされたａ−５ｉ：Ｈ膜１５が連続し
て堆積される。フォトリングラフィ技術およびエツチン
グ技術を用いて、ゲート絶縁膜１０３の上においてａ−
Ｓｔ：Ｈ膜１４および１５が、第６Ｃ図に示されるよう
に島状にバターニングされる。このとき、ＴＰＴのチャ
ネル領域となる半導体層１０４が形成される。その後、
第６Ｄ図を参照して、金属膜１７が全面上に堆積される
。フォトリソグラフィ技術およびエツチング技術を用い
て、ａ−３ｉ；Ｈ膜１０４上において、Ｎ＋型の導電型
式を有するａ−３ｔ：Ｈ膜１５が選択的に間隔を隔てる
ように除去される。これと同時に、金属膜１７も半導体
層１０４上において間隔を隔てるように選択的に除去さ
れる。このようにして、ｍ６Ｅ図に示すように、ソース
電極１０５、ドーレイン電極１０６、ソースメタル１０
７およびドーレインメタル１０８が形成される。
する。まず、第６Ａ図を参照して、ゲート電極１０２が
形成されるのは、第５Ａ図に示される工程と同様である
。その後、第６Ｂ図を参照して、ゲート絶縁膜１０３、
ａ−５ｉ：Ｈ膜１４、Ｎ＋型の導電型式を有するように
不純物がドーピングされたａ−５ｉ：Ｈ膜１５が連続し
て堆積される。フォトリングラフィ技術およびエツチン
グ技術を用いて、ゲート絶縁膜１０３の上においてａ−
Ｓｔ：Ｈ膜１４および１５が、第６Ｃ図に示されるよう
に島状にバターニングされる。このとき、ＴＰＴのチャ
ネル領域となる半導体層１０４が形成される。その後、
第６Ｄ図を参照して、金属膜１７が全面上に堆積される
。フォトリソグラフィ技術およびエツチング技術を用い
て、ａ−３ｉ；Ｈ膜１０４上において、Ｎ＋型の導電型
式を有するａ−３ｔ：Ｈ膜１５が選択的に間隔を隔てる
ように除去される。これと同時に、金属膜１７も半導体
層１０４上において間隔を隔てるように選択的に除去さ
れる。このようにして、ｍ６Ｅ図に示すように、ソース
電極１０５、ドーレイン電極１０６、ソースメタル１０
７およびドーレインメタル１０８が形成される。
第４図で示されるＴＰＴの場合には、半導体層１０４の
上に直接、形成されたＮ＋型のａ−９ｉ：Ｈ膜１５がエ
ツチング除去されることにより、ソース電極１０５およ
びドーレイン電極１０６が形成される。このとき、ＴＰ
Ｔのチャネル領域となる半導体層１０４がエツチングさ
れることにより、その膜厚が減少すると、ＴＰＴの特性
の低下、不安定性、不均一性等の原因となる可能性があ
る。
上に直接、形成されたＮ＋型のａ−９ｉ：Ｈ膜１５がエ
ツチング除去されることにより、ソース電極１０５およ
びドーレイン電極１０６が形成される。このとき、ＴＰ
Ｔのチャネル領域となる半導体層１０４がエツチングさ
れることにより、その膜厚が減少すると、ＴＰＴの特性
の低下、不安定性、不均一性等の原因となる可能性があ
る。
そのため、このエツチング量は最小に抑える必要がある
。しかしながら、半導体層１０４、ソース電極１０５お
よびドーレイン電極１０６を構成するａ−５ｔ：Ｈ膜は
、ドーパント不純物を除いては本質的に同一組成である
ので、両者の間での選択的なエツチングは容易には行な
われ得ない。したがって、第４図に示されるＴＰＴの製
造は困難を伴なう。
。しかしながら、半導体層１０４、ソース電極１０５お
よびドーレイン電極１０６を構成するａ−５ｔ：Ｈ膜は
、ドーパント不純物を除いては本質的に同一組成である
ので、両者の間での選択的なエツチングは容易には行な
われ得ない。したがって、第４図に示されるＴＰＴの製
造は困難を伴なう。
これに対し、第３図に示されるＴＰＴにおいては、上記
の選択エツチングを行なう必要のある領域には、絶縁膜
からなるエツチング阻止層１０９が設けられる。これに
より、上記の問題が解決され、安定したＴＰＴの特性が
得られる。しかしながら、この場合は、エツチング阻止
用絶縁膜１０９を設けるために、製造工程数の増加を伴
ない、歩留りの低下および製造コストの増加が問題とな
る。また、付加的なエツチング阻止用絶縁膜１０９を設
けるために、フォトリソグラフィ工程において各パター
ン間の重ね合わせ精度を考慮することにより、第４図に
示されるＴＰＴに比べてチャネル長を短くすることがで
きないという問題点がある。
の選択エツチングを行なう必要のある領域には、絶縁膜
からなるエツチング阻止層１０９が設けられる。これに
より、上記の問題が解決され、安定したＴＰＴの特性が
得られる。しかしながら、この場合は、エツチング阻止
用絶縁膜１０９を設けるために、製造工程数の増加を伴
ない、歩留りの低下および製造コストの増加が問題とな
る。また、付加的なエツチング阻止用絶縁膜１０９を設
けるために、フォトリソグラフィ工程において各パター
ン間の重ね合わせ精度を考慮することにより、第４図に
示されるＴＰＴに比べてチャネル長を短くすることがで
きないという問題点がある。
［発明が解決しようとする課題］
上述のように、第３図に示されるＴＰＴにおいては、ソ
ースおよびドーレイン電極の形成工程が容易であり、安
定した良好なＴＰＴ特性が得られる反面、製造工程数が
増加し、歩留りの低下および製造コストの増加が問題と
なる。また、ＴＰＴのチャネル長の縮小化が困難である
。
ースおよびドーレイン電極の形成工程が容易であり、安
定した良好なＴＰＴ特性が得られる反面、製造工程数が
増加し、歩留りの低下および製造コストの増加が問題と
なる。また、ＴＰＴのチャネル長の縮小化が困難である
。
逆に、第４図に示されるＴＰＴにおいては、製造工程数
の減少、歩留りの向上、コストの低域を期待することが
できる反面、ソースおよびドーレイン電極の形成工程が
困難であるため、安定した良好なＴＦＴの特性を得難い
という問題点がある。
の減少、歩留りの向上、コストの低域を期待することが
できる反面、ソースおよびドーレイン電極の形成工程が
困難であるため、安定した良好なＴＦＴの特性を得難い
という問題点がある。
そこで、この発明は上記のような問題点を解消するため
になされたもので、良好な特性を得ることができるとと
もに、製造工程の短縮を図ることが可能な構造を有する
ＴＰＴを提供することを目的とする。
になされたもので、良好な特性を得ることができるとと
もに、製造工程の短縮を図ることが可能な構造を有する
ＴＰＴを提供することを目的とする。
［課題を解決するための手段］
この発明に従った薄膜トランジスタは、主表面を有する
絶縁性の基板と、その基板の主表面の上に形成されたゲ
ート電極と、そのゲート電極の上に形成されたゲート絶
縁膜と、そのゲート絶縁膜の上に形成された第１半導体
膜と、その第１半導体膜の上に形成され、或る導電型式
の不純物を含む第２半導体膜からなるソースおよびドー
レイン電極とを備えた薄膜トランジスタにおいて、次の
ことを特徴とする。第１半導体膜と第２半導体膜との間
には、トンネル？１ｆｉを流すことが可能な絶縁膜が形
成されている。
絶縁性の基板と、その基板の主表面の上に形成されたゲ
ート電極と、そのゲート電極の上に形成されたゲート絶
縁膜と、そのゲート絶縁膜の上に形成された第１半導体
膜と、その第１半導体膜の上に形成され、或る導電型式
の不純物を含む第２半導体膜からなるソースおよびドー
レイン電極とを備えた薄膜トランジスタにおいて、次の
ことを特徴とする。第１半導体膜と第２半導体膜との間
には、トンネル？１ｆｉを流すことが可能な絶縁膜が形
成されている。
［作用コ
この発明においては、第１半導体膜と第２半導体膜との
間に形成された絶縁膜は、第２半導体膜をエツチング除
去するとき、エツチング阻止層として働く。そのため、
第１半導体膜はエツチング除去されることはない。また
、この絶縁膜は、第１半導体膜と、ソース・ドーレイン
電極との間に介在している。しかしながら、この絶縁膜
にはトンネル電流が流れ得るため、そのようなソース電
極およびドーレイン′ＦｔＳｍを有する薄膜トランジス
タの特性は、その絶縁膜の影響をほとんど受けない。
間に形成された絶縁膜は、第２半導体膜をエツチング除
去するとき、エツチング阻止層として働く。そのため、
第１半導体膜はエツチング除去されることはない。また
、この絶縁膜は、第１半導体膜と、ソース・ドーレイン
電極との間に介在している。しかしながら、この絶縁膜
にはトンネル電流が流れ得るため、そのようなソース電
極およびドーレイン′ＦｔＳｍを有する薄膜トランジス
タの特性は、その絶縁膜の影響をほとんど受けない。
したがって、良好で安定した薄膜トランジスタの特性が
得られる。さらに、この絶縁膜を形成しても、形成工程
が１工程増加するのみであり、歩留りの低下、製造コス
トの上昇を招くことはない。
得られる。さらに、この絶縁膜を形成しても、形成工程
が１工程増加するのみであり、歩留りの低下、製造コス
トの上昇を招くことはない。
［実施例］
第１図は、この発明に従ったＴＰＴの構造の一実施例を
示す部分断面図である。第２Ａ図〜第２Ｅ図は、第１図
に示されるＴＰＴの製造工程を工程順に示す部分断面図
である。ここでは、このＴＰＴの製造工程について説明
することにより、そのＴＰＴの構造をも併せて説明する
。
示す部分断面図である。第２Ａ図〜第２Ｅ図は、第１図
に示されるＴＰＴの製造工程を工程順に示す部分断面図
である。ここでは、このＴＰＴの製造工程について説明
することにより、そのＴＰＴの構造をも併せて説明する
。
まず、第２Ａ図を参照して、絶縁性基板２０１の上にＴ
ａ膜が約３００ｎｍの膜厚で堆積される。
ａ膜が約３００ｎｍの膜厚で堆積される。
このＴａ１ｌｉｉがフォトリングラフィおよびエツチン
グ技術を用いて除去されることにより、ゲート電極２０
２が形成される。その後、第２Ｂ図に示すように、プラ
ズマＣｖＤ法を用いて、膜厚的３０Ｑｎｍのゲート絶縁
膜となるシリコン窒化膜２０３、膜厚３０〜１００ ｎ
ｍ程度のａ−３ｉ：Ｈ膜２４、膜厚２〜５ｎｍ程度の
非常に薄いシリコン窒化膜２９、Ｎ＋型の導電型式を有
するように不純物がドーピングされた膜厚的５０ｎｍの
ａ−３ｉ：Ｈ膜２５が、それぞれ、連続して堆積される
。
グ技術を用いて除去されることにより、ゲート電極２０
２が形成される。その後、第２Ｂ図に示すように、プラ
ズマＣｖＤ法を用いて、膜厚的３０Ｑｎｍのゲート絶縁
膜となるシリコン窒化膜２０３、膜厚３０〜１００ ｎ
ｍ程度のａ−３ｉ：Ｈ膜２４、膜厚２〜５ｎｍ程度の
非常に薄いシリコン窒化膜２９、Ｎ＋型の導電型式を有
するように不純物がドーピングされた膜厚的５０ｎｍの
ａ−３ｉ：Ｈ膜２５が、それぞれ、連続して堆積される
。
第２Ｃ図を参照して、フォトリソグラフィ技術およびエ
ツチング技術を用いて、ａ−３ｉ：ＨＪＥ％２４、シリ
コン窒化膜２９、ａ−３ｉ：Ｈ膜２５かパターニングさ
れることにより、チャネル領域としてのａ−８ｉ：Ｈ膜
からなる島状の半導体層２０４が形成される。次に、第
２Ｄ図に示すように、全面上にＴｉ膜２７が約２００ｎ
ｍの膜厚で堆積される。フォトリングラフィ技術および
エツチング技術を用いて、Ｔｉ膜２７、Ｎ＋型のａ−Ｓ
ｉ：Ｈ膜２５が、それぞれ、シリコン窒化膜２０９の上
において選択的に間隔を隔てるように除去される。この
ようにして、ソース電極２０５、ドーレイン電極２０６
、ソースメタル２０７およびドーレインメタル２０８が
形成される。このとき、Ｎ十型の導電型式を有するａ−
Ｓｉ：Ｈ膜２５をエツチングする際には、ウェットエツ
チングにおいてはＨＦとＨＮＯ３とを所定の割合で混合
した溶液、ドライエツチングにおいては塩素系混合ガス
等が用いられる。それにより、エツチング阻止用のシリ
コン窒化膜２０９との選択性が十分に得られる。
ツチング技術を用いて、ａ−３ｉ：ＨＪＥ％２４、シリ
コン窒化膜２９、ａ−３ｉ：Ｈ膜２５かパターニングさ
れることにより、チャネル領域としてのａ−８ｉ：Ｈ膜
からなる島状の半導体層２０４が形成される。次に、第
２Ｄ図に示すように、全面上にＴｉ膜２７が約２００ｎ
ｍの膜厚で堆積される。フォトリングラフィ技術および
エツチング技術を用いて、Ｔｉ膜２７、Ｎ＋型のａ−Ｓ
ｉ：Ｈ膜２５が、それぞれ、シリコン窒化膜２０９の上
において選択的に間隔を隔てるように除去される。この
ようにして、ソース電極２０５、ドーレイン電極２０６
、ソースメタル２０７およびドーレインメタル２０８が
形成される。このとき、Ｎ十型の導電型式を有するａ−
Ｓｉ：Ｈ膜２５をエツチングする際には、ウェットエツ
チングにおいてはＨＦとＨＮＯ３とを所定の割合で混合
した溶液、ドライエツチングにおいては塩素系混合ガス
等が用いられる。それにより、エツチング阻止用のシリ
コン窒化膜２０９との選択性が十分に得られる。
その結果、下地のチャネル領域となるａ−８ｉ：Ｈ膜か
らなる半導体層２０４はエツチングされ得ない。また、
このエツチング阻止用のシリコン窒化膜２０９に電界を
加えれば、トンネル電流が流れるため、そのシリコン窒
化膜２０９がＴＰＴの特性に悪影響を与えることはない
。したがって、良好で安定したＴＰＴの特性を維持する
ことができる。
らなる半導体層２０４はエツチングされ得ない。また、
このエツチング阻止用のシリコン窒化膜２０９に電界を
加えれば、トンネル電流が流れるため、そのシリコン窒
化膜２０９がＴＰＴの特性に悪影響を与えることはない
。したがって、良好で安定したＴＰＴの特性を維持する
ことができる。
なお、Ｎ十型のａ−Ｓｉ：Ｈ膜がエツチング除去された
部分の直下に位置するシリコン窒化膜は、最終的に除去
されてもよい。また、これらのＴＰＴでは、その表面を
保護するためにプラズマＣｖＤ法によるシリコン窒化膜
を最終的に堆積する場合が多い。
部分の直下に位置するシリコン窒化膜は、最終的に除去
されてもよい。また、これらのＴＰＴでは、その表面を
保護するためにプラズマＣｖＤ法によるシリコン窒化膜
を最終的に堆積する場合が多い。
［発明の効果］
以上のように、この発明によれば、逆スタガーＨのＴＰ
Ｔにおいて、ソースおよびドーレイン電極の形成が容易
になる。そのため、良好で安定したＴＰＴの特性が得ら
れるとともに、製造工程数が低減化されるため、歩留り
の向上、製造コストの低減が図られ得る。したがって、
本発明の構造を採用することにより、たとえば、アクテ
ィブマトリックス方式の液晶表示装置用のＴＰＴのよう
な多数個のＴＰＴをアレイ状に配列した装置において、
装置全体の特性を均一化することが可能になる。また、
液晶表示装置全体の歩留りの向上、製造コストの低減等
の波及効果を有する。その結果、高品質の液晶表示装置
を得ることができる。
Ｔにおいて、ソースおよびドーレイン電極の形成が容易
になる。そのため、良好で安定したＴＰＴの特性が得ら
れるとともに、製造工程数が低減化されるため、歩留り
の向上、製造コストの低減が図られ得る。したがって、
本発明の構造を採用することにより、たとえば、アクテ
ィブマトリックス方式の液晶表示装置用のＴＰＴのよう
な多数個のＴＰＴをアレイ状に配列した装置において、
装置全体の特性を均一化することが可能になる。また、
液晶表示装置全体の歩留りの向上、製造コストの低減等
の波及効果を有する。その結果、高品質の液晶表示装置
を得ることができる。
第１図は、この発明に従った薄膜トランジスタの一実施
例を示す部分断面図である。 第２Ａ図、第２Ｂ図、第２Ｃ図、第２Ｄ図、第２Ｅ図は
、第１図に示された薄膜トランジスタの製造方法を工程
順に示す部分断面図である。 第３図、第４図は、従来の薄膜トランジスタの構造を示
す部分断面図である。 第５Ａ図、第５Ｂ図、第５Ｃ図、第５Ｄ図、第５Ｅ図、
第５Ｆ図、第５Ｇ図は、第３図に示された薄膜トランジ
スタの製造方法を工程順に示す部分断面図である。 第６Ａ図、第６Ｂ図、第６Ｃ図、第６Ｄ図、第６Ｅ図は
、第４図に示された薄膜トランジスタの製造方法を工程
順に示す部分断面図である。 図において、２０１は絶縁性基板、２０２はゲート電極
、２０３はゲート絶縁膜、２０４は半導体層、２０５は
ソース電極、２０６はドーレイン電極、２０９はシリコ
ン窒化膜である。 第１図 第３図 第４図 報 智 滌 峠 峠
例を示す部分断面図である。 第２Ａ図、第２Ｂ図、第２Ｃ図、第２Ｄ図、第２Ｅ図は
、第１図に示された薄膜トランジスタの製造方法を工程
順に示す部分断面図である。 第３図、第４図は、従来の薄膜トランジスタの構造を示
す部分断面図である。 第５Ａ図、第５Ｂ図、第５Ｃ図、第５Ｄ図、第５Ｅ図、
第５Ｆ図、第５Ｇ図は、第３図に示された薄膜トランジ
スタの製造方法を工程順に示す部分断面図である。 第６Ａ図、第６Ｂ図、第６Ｃ図、第６Ｄ図、第６Ｅ図は
、第４図に示された薄膜トランジスタの製造方法を工程
順に示す部分断面図である。 図において、２０１は絶縁性基板、２０２はゲート電極
、２０３はゲート絶縁膜、２０４は半導体層、２０５は
ソース電極、２０６はドーレイン電極、２０９はシリコ
ン窒化膜である。 第１図 第３図 第４図 報 智 滌 峠 峠
Claims (1)
- 主表面を有する絶縁性の基板と、前記基板の主表面の上
に形成されたゲート電極と、前記ゲート電極の上に形成
されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成さ
れた第１半導体膜と、前記第１半導体膜の上に形成され
、或る導電型式の不純物を含む第２半導体膜からなるソ
ースおよびドーレイン電極とを備えた薄膜トランジスタ
において、前記第１半導体膜と前記第２半導体膜との間
には、トンネル電流を流すことが可能な絶縁膜が形成さ
れていることを特徴とする、薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17742489A JPH0341774A (ja) | 1989-07-10 | 1989-07-10 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17742489A JPH0341774A (ja) | 1989-07-10 | 1989-07-10 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0341774A true JPH0341774A (ja) | 1991-02-22 |
Family
ID=16030690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17742489A Pending JPH0341774A (ja) | 1989-07-10 | 1989-07-10 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0341774A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5550390A (en) * | 1991-08-08 | 1996-08-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US5859444A (en) * | 1991-08-08 | 1999-01-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2010108000A (ja) * | 1996-12-30 | 2010-05-13 | Lg Display Co Ltd | 液晶表示装置及びその製造方法 |
-
1989
- 1989-07-10 JP JP17742489A patent/JPH0341774A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5550390A (en) * | 1991-08-08 | 1996-08-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US5859444A (en) * | 1991-08-08 | 1999-01-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2010108000A (ja) * | 1996-12-30 | 2010-05-13 | Lg Display Co Ltd | 液晶表示装置及びその製造方法 |
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