JPS6380570A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS6380570A JPS6380570A JP22373086A JP22373086A JPS6380570A JP S6380570 A JPS6380570 A JP S6380570A JP 22373086 A JP22373086 A JP 22373086A JP 22373086 A JP22373086 A JP 22373086A JP S6380570 A JPS6380570 A JP S6380570A
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- 239000010409 thin film Substances 0.000 title claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000010408 film Substances 0.000 claims abstract description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 24
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 16
- 239000010410 layer Substances 0.000 claims description 25
- 239000002344 surface layer Substances 0.000 claims description 6
- 238000005224 laser annealing Methods 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 14
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 9
- 238000000137 annealing Methods 0.000 abstract description 7
- 229910052681 coesite Inorganic materials 0.000 abstract description 5
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 5
- 239000000377 silicon dioxide Substances 0.000 abstract description 5
- 229910052682 stishovite Inorganic materials 0.000 abstract description 5
- 229910052905 tridymite Inorganic materials 0.000 abstract description 5
- 239000012535 impurity Substances 0.000 abstract description 4
- 239000010453 quartz Substances 0.000 abstract description 4
- 238000001312 dry etching Methods 0.000 abstract description 3
- 230000002542 deteriorative effect Effects 0.000 abstract description 2
- 239000000843 powder Substances 0.000 abstract description 2
- 238000005229 chemical vapour deposition Methods 0.000 abstract 1
- 239000000126 substance Substances 0.000 abstract 1
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910021578 Iron(III) chloride Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 210000003128 head Anatomy 0.000 description 1
- RBTARNINKXHZNM-UHFFFAOYSA-K iron trichloride Chemical compound Cl[Fe](Cl)Cl RBTARNINKXHZNM-UHFFFAOYSA-K 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000011344 liquid material Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- Thin Film Transistor (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、薄膜トランジスタの製造方法に関する。
近年、ディスプレイ装置は、情報化社会においてますま
す重要な位置を占めてきている。同時にディスプレイ装
置の小型化への要求も高まってきている。
す重要な位置を占めてきている。同時にディスプレイ装
置の小型化への要求も高まってきている。
そこで、種々のＴ Ｆ Ｔ （Ｔｈｉｎ ｆｉｌｍ Ｔ
ｒａｎｓｉｓｔｏｒ）構造が研究されており、その中で
も非晶質シリコン及び多結晶シリコンを用いる方法が主
流となってきている。特に安価な透明絶縁基板を用いて
高性能の薄型ディスプレイを実現する為のアクティブマ
トリックス等への応用が期待されている。
ｒａｎｓｉｓｔｏｒ）構造が研究されており、その中で
も非晶質シリコン及び多結晶シリコンを用いる方法が主
流となってきている。特に安価な透明絶縁基板を用いて
高性能の薄型ディスプレイを実現する為のアクティブマ
トリックス等への応用が期待されている。
ここで、非晶質シリコンを用いた場合には、低温で大面
積化が容易にでき、低コストで製造できるという長所を
持っている。しかし電子の移動度が低く、高速動作を必
要とするディスプレイの周辺回路、例えばシフトレジス
タ等に用いることは困難である。
積化が容易にでき、低コストで製造できるという長所を
持っている。しかし電子の移動度が低く、高速動作を必
要とするディスプレイの周辺回路、例えばシフトレジス
タ等に用いることは困難である。
また、多結晶シリコンを用いた場合においても、非晶質
シリコンに比べ高い移動度を示すが、通常の単結晶シリ
コンに較べると遥かに小さい。さらに、多結晶シリコン
トランジスタの場合、ダングリングボンドの存在により
、リーク電流が大きくなる欠点がある。
シリコンに比べ高い移動度を示すが、通常の単結晶シリ
コンに較べると遥かに小さい。さらに、多結晶シリコン
トランジスタの場合、ダングリングボンドの存在により
、リーク電流が大きくなる欠点がある。
そこで、良好な特性を得る為に第２図に示されているよ
うに、多結晶シリコンと非晶質シリコンとを組み合わせ
、両者の長所を取り入れたＴＰＴが知られている。
うに、多結晶シリコンと非晶質シリコンとを組み合わせ
、両者の長所を取り入れたＴＰＴが知られている。
このＴＰＴにおいては、石英基板１上に不純物をドープ
した多結晶シリコン（ＤＯＰＯ３）からなるゲート電極
２及びＳ ｉ Ｏ２膜からなるゲート絶縁膜３を設けて
いる。さらに、このゲート絶縁膜３上には、ＤＯＰＯ３
から成るソース領域５及びドレイン領域６をそれぞれ設
けている。ソース領域５及びドレイン領域６との間には
、多結晶シリコン層４を設け、この上部に、非晶質シリ
コン層（活性層）７を設けている。ここで多結晶シリコ
ン層４内にチャネルが形成される。なお図中、８は絶縁
膜、９はソース電極、１０はドレイン電極である。
した多結晶シリコン（ＤＯＰＯ３）からなるゲート電極
２及びＳ ｉ Ｏ２膜からなるゲート絶縁膜３を設けて
いる。さらに、このゲート絶縁膜３上には、ＤＯＰＯ３
から成るソース領域５及びドレイン領域６をそれぞれ設
けている。ソース領域５及びドレイン領域６との間には
、多結晶シリコン層４を設け、この上部に、非晶質シリ
コン層（活性層）７を設けている。ここで多結晶シリコ
ン層４内にチャネルが形成される。なお図中、８は絶縁
膜、９はソース電極、１０はドレイン電極である。
このＴＰＴでは駆動能力が大きく、リーク電流は小さい
。そして、ソース、ドレイン領域５．６を高濃度に不純
物をドープした多結晶Ｓｉを用いて低抵抗化にし、メタ
ル電極９．１０との接合特性を良好にしている。その為
、単独で用いるよりも良好な特性のＴＰＴが得られる。
。そして、ソース、ドレイン領域５．６を高濃度に不純
物をドープした多結晶Ｓｉを用いて低抵抗化にし、メタ
ル電極９．１０との接合特性を良好にしている。その為
、単独で用いるよりも良好な特性のＴＰＴが得られる。
しかし、第２図に示されたＴＰＴにおいて、チャネル領
域として動作する領域は数百人である。
域として動作する領域は数百人である。
その為、多結晶シリコン眉４を、この厚さ程度にしなけ
ればならず再現性よく薄く形成することは難しい。その
為、厚く形成された場合、チャネル領域以上に多結晶シ
リコン層が存在する為、この層からのリーク電流が増大
する。
ればならず再現性よく薄く形成することは難しい。その
為、厚く形成された場合、チャネル領域以上に多結晶シ
リコン層が存在する為、この層からのリーク電流が増大
する。
また、ゲート電極、チャネル領域用の多結晶シリコン層
、ソース、ドレイン領域用の多結晶シリコン層、活性領
域用の非晶質シリコン層と積層しなければならないので
、プロセスも複雑になってくる。特にゲート電極とソー
ス及びドレイン領域との寄生容量を小さくする為には、
マスクを用いてゲート電極を形成しなければならない。
、ソース、ドレイン領域用の多結晶シリコン層、活性領
域用の非晶質シリコン層と積層しなければならないので
、プロセスも複雑になってくる。特にゲート電極とソー
ス及びドレイン領域との寄生容量を小さくする為には、
マスクを用いてゲート電極を形成しなければならない。
その為、チャネル領域形成用マスク、ソース、ドレイン
領域形成用のマスク、ゲート電極形成用等のマスクが必
要となり、マスク枚数の増加によりコスト高につながる
。
領域形成用のマスク、ゲート電極形成用等のマスクが必
要となり、マスク枚数の増加によりコスト高につながる
。
本発明の目的は、この問題点を解決し、簡単なプロセス
で特性の良好なＴＰＴの製造方法を提供することにある
。
で特性の良好なＴＰＴの製造方法を提供することにある
。
本発明の薄膜トランジスタの製造方法は、透明基板上に
ゲート電極となる透明電極を形成し、この透明電極及び
前記透明基板上にゲート絶縁膜を形成し、ゲート領域を
除いた前記ゲート絶縁膜上に高濃度多結晶シリコン層か
らなるソース、ドレイン領域を形成し、このソース、ド
レイン領域及び前記絶縁膜上に非晶質シリコン層を形成
し、裏面の前記透明基板側から短波長のレーザーを用い
て前記非晶質シリコン層の下面層をレーザーアニールす
ることを特徴としている。
ゲート電極となる透明電極を形成し、この透明電極及び
前記透明基板上にゲート絶縁膜を形成し、ゲート領域を
除いた前記ゲート絶縁膜上に高濃度多結晶シリコン層か
らなるソース、ドレイン領域を形成し、このソース、ド
レイン領域及び前記絶縁膜上に非晶質シリコン層を形成
し、裏面の前記透明基板側から短波長のレーザーを用い
て前記非晶質シリコン層の下面層をレーザーアニールす
ることを特徴としている。
ディスプレイの周辺回路、例えばシフトレジスタ等の高
速動作を必要とする回路に対しては、駆動能力の大きい
、そしてリーク電流の小さいＴＦＴが必要とされる。こ
のようなＴＰＴを実現する為の製造方法として本発明で
は、多結晶シリコンと非晶質シリコンとを用いたＴＰＴ
を採用した。
速動作を必要とする回路に対しては、駆動能力の大きい
、そしてリーク電流の小さいＴＦＴが必要とされる。こ
のようなＴＰＴを実現する為の製造方法として本発明で
は、多結晶シリコンと非晶質シリコンとを用いたＴＰＴ
を採用した。
ソース、ドレイン領域は、高濃度の不純物をドーピング
した多結晶シリコン（Ｄ ＯＰ ＯＳ）を用いて低抵抗
になるように形成した。また、活性層部には、非晶質シ
リコンを用いてリーク電流を低減化した。そして駆動能
力を大きくする為に、チャネル領域部に対して大面積に
わたって表面層のアニール処理が可能な短波長のレーザ
ーによるアニール、例えばエキシマレーザ−アニール法
ヲ用いてアニールを行った。このアニール処理により、
表面層は粒径の大きい結晶となる。
した多結晶シリコン（Ｄ ＯＰ ＯＳ）を用いて低抵抗
になるように形成した。また、活性層部には、非晶質シ
リコンを用いてリーク電流を低減化した。そして駆動能
力を大きくする為に、チャネル領域部に対して大面積に
わたって表面層のアニール処理が可能な短波長のレーザ
ーによるアニール、例えばエキシマレーザ−アニール法
ヲ用いてアニールを行った。このアニール処理により、
表面層は粒径の大きい結晶となる。
また、このアニール工程は、透明のゲート電極（例えば
ＩＴＯ電極）及び基板を通して裏側からレーザーを照射
することにより行われる。つまり、透明基板上にゲート
電極となるＩＴＯ電極を形成する。この上にゲート絶縁
膜を形成し、さらにＤｏｐｏｓを形成する。次にドライ
エツチング法を用いてソース、ドレイン領域以外のＤＯ
ＰＯ３をエツチングする。この上に非晶質シリコン層を
形成する。ここで、透明基板側からエキシマレーザ−ア
ニール法を用いて、チャネル領域の表面層をアニールす
る。その後、パッシベーション膜、コンタクトホールを
形成し、電極形成を行う。
ＩＴＯ電極）及び基板を通して裏側からレーザーを照射
することにより行われる。つまり、透明基板上にゲート
電極となるＩＴＯ電極を形成する。この上にゲート絶縁
膜を形成し、さらにＤｏｐｏｓを形成する。次にドライ
エツチング法を用いてソース、ドレイン領域以外のＤＯ
ＰＯ３をエツチングする。この上に非晶質シリコン層を
形成する。ここで、透明基板側からエキシマレーザ−ア
ニール法を用いて、チャネル領域の表面層をアニールす
る。その後、パッシベーション膜、コンタクトホールを
形成し、電極形成を行う。
このようにソース、ドレイン領域をチャネル領域の下層
に形成している。従って、ゲート電圧をオン状態にした
時に流れる電流は、大きな粒径の表面層のみを流れる。
に形成している。従って、ゲート電圧をオン状態にした
時に流れる電流は、大きな粒径の表面層のみを流れる。
従って、通常の多結晶シリコンを用いた時よりもオン電
流の大きなＴＰＴがｉ昇られる。
流の大きなＴＰＴがｉ昇られる。
また、チャネル形成用のマスクがいらないので、ゲート
電極形成用のマスクとチャネル形成用のマスクをそれぞ
れ用いなければならなかった従来方法に比べ、マスク枚
数を低減できプロセスを簡略化できる。
電極形成用のマスクとチャネル形成用のマスクをそれぞ
れ用いなければならなかった従来方法に比べ、マスク枚
数を低減できプロセスを簡略化できる。
以下に本発明の実施例について図面を参照して詳細に説
明する。
明する。
第１図は、本発明の一実施例である薄膜トランジスタの
製造方法を説明するための各製造工程における薄膜トラ
ンジスタの模式的断面図である。
製造方法を説明するための各製造工程における薄膜トラ
ンジスタの模式的断面図である。
まず、第１図（ａ）に示すように透明基板、例えば石英
基板１上に透明電極１１、例えばＩＴＯ電極を形成し、
所定のマスクを用いて（塩酸＋塩化第２鉄）溶液でエツ
チングする。この上にゲート絶縁膜３、例えば５ｉ０２
膜を形成する。
基板１上に透明電極１１、例えばＩＴＯ電極を形成し、
所定のマスクを用いて（塩酸＋塩化第２鉄）溶液でエツ
チングする。この上にゲート絶縁膜３、例えば５ｉ０２
膜を形成する。
次に第Ｆ図（ｂ）に示すようにモノシランとフォスフイ
ンの混合ガスを用いて減圧ＣＶＤ法により高濃度に不純
物のドーピングされた多結晶シリコンＪ’Ｗ （ＤＯＰ
Ｏ３）１２を形成する。さらにその上に平坦化ができる
ような物質、例えばＳｉＣ２の粉末が混入された液状の
物質をコートし、ベーキングして固化し、ＳｉＯ２膜１
３膜形３する。ここで多結晶シリコンとＳ ｉ ０２膜
のエツチング比が１：１となるような混合ガスを用い、
ドライエツチング法により、平坦になるようにエツチン
グする。トランジスタの動作領域以外のＤＯＰＯ３１２
をエツチングし、ソース、ドレイン領域にり。
ンの混合ガスを用いて減圧ＣＶＤ法により高濃度に不純
物のドーピングされた多結晶シリコンＪ’Ｗ （ＤＯＰ
Ｏ３）１２を形成する。さらにその上に平坦化ができる
ような物質、例えばＳｉＣ２の粉末が混入された液状の
物質をコートし、ベーキングして固化し、ＳｉＯ２膜１
３膜形３する。ここで多結晶シリコンとＳ ｉ ０２膜
のエツチング比が１：１となるような混合ガスを用い、
ドライエツチング法により、平坦になるようにエツチン
グする。トランジスタの動作領域以外のＤＯＰＯ３１２
をエツチングし、ソース、ドレイン領域にり。
ＰＯ３１２が残るようにする。
この後、第１図（Ｃ）に示すように非晶質シリコン層（
活性層）７を形成し、裏面からエキシマレーザ−アニー
ル等のアニール法を用いて非晶質シリコン層７のチャネ
ル領域のアニールを行つ。
活性層）７を形成し、裏面からエキシマレーザ−アニー
ル等のアニール法を用いて非晶質シリコン層７のチャネ
ル領域のアニールを行つ。
従って、表面の数百人頭域では粒径の大きい結晶となる
。次に第１図（ｄ）に示すように絶縁膜８を形成し、コ
ンタクトホールを開口する。最後にＡβ膜により、ソー
ス電極９及びドレイン電極１゜を形成する。なお、図中
１４はチャネル領域である。
。次に第１図（ｄ）に示すように絶縁膜８を形成し、コ
ンタクトホールを開口する。最後にＡβ膜により、ソー
ス電極９及びドレイン電極１゜を形成する。なお、図中
１４はチャネル領域である。
このような製造方法をとると上述したように、非晶質シ
リコン層の裏面の結晶性は、従来の多結晶シリコンと同
程度あるいはそれ以上にできる。
リコン層の裏面の結晶性は、従来の多結晶シリコンと同
程度あるいはそれ以上にできる。
その為、トランジスタの性能を劣化させることなくマス
ク枚数を低減できる。むしろアニール条件によりトラン
ジスタの性能を向上させることができる。
ク枚数を低減できる。むしろアニール条件によりトラン
ジスタの性能を向上させることができる。
本発明によれば従来に比ベマスク数を低減できるので低
コストでＴＰＴを実現することが可能になる。
コストでＴＰＴを実現することが可能になる。
第１図は本発明の一実施例である薄膜トランジスタの製
造方法を説明するための各製造工程での断面構造図、 第２図は、薄膜トランジスタの一例を示す断面構造図で
ある。 １・・・・・石英基板等の透明基板 ２・・・・・ゲート電極 ３・・・・・ゲート絶縁膜 ４・・・・・多結晶シリコン層 ５・・・・・ソース領域 ６・・・・・ドレイン領域 ７・・・・・非晶質シリコン層（活性層）８・・・・・
絶縁膜 ９・・・・・ソース電極 １０・ ・・・・ドレイン電極 １１・・・・・ＩＴＯ等の透明電極 １２・・・・・高濃度不純物の多結晶シリコン層（ＤＯ
ＰＯ３） １３・・・・・５ｉ０２膜 １４・・・・・チャネル領域
造方法を説明するための各製造工程での断面構造図、 第２図は、薄膜トランジスタの一例を示す断面構造図で
ある。 １・・・・・石英基板等の透明基板 ２・・・・・ゲート電極 ３・・・・・ゲート絶縁膜 ４・・・・・多結晶シリコン層 ５・・・・・ソース領域 ６・・・・・ドレイン領域 ７・・・・・非晶質シリコン層（活性層）８・・・・・
絶縁膜 ９・・・・・ソース電極 １０・ ・・・・ドレイン電極 １１・・・・・ＩＴＯ等の透明電極 １２・・・・・高濃度不純物の多結晶シリコン層（ＤＯ
ＰＯ３） １３・・・・・５ｉ０２膜 １４・・・・・チャネル領域
Claims (1)
- （１）透明基板上にゲート電極となる透明電極を形成し
、この透明電極及び前記透明基板上にゲート絶縁膜を形
成し、ゲート領域を除いた前記ゲート絶縁膜上に高濃度
多結晶シリコン層からなるソース、ドレイン領域を形成
し、このソース、ドレイン領域及び前記絶縁膜上に非晶
質シリコン層を形成し、裏面の前記透明基板側から短波
長のレーザーを用いて前記非晶質シリコン層の下面層を
レーザーアニールすることを特徴とする薄膜トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22373086A JPS6380570A (ja) | 1986-09-24 | 1986-09-24 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22373086A JPS6380570A (ja) | 1986-09-24 | 1986-09-24 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6380570A true JPS6380570A (ja) | 1988-04-11 |
Family
ID=16802788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22373086A Pending JPS6380570A (ja) | 1986-09-24 | 1986-09-24 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6380570A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323069B1 (en) | 1992-03-25 | 2001-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor using light irradiation to form impurity regions |
| US6331717B1 (en) | 1993-08-12 | 2001-12-18 | Semiconductor Energy Laboratory Co. Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| US6500703B1 (en) | 1993-08-12 | 2002-12-31 | Semicondcutor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| CN109860057A (zh) * | 2019-03-25 | 2019-06-07 | 合肥鑫晟光电科技有限公司 | 薄膜晶体管、阵列基板及其制作方法、显示装置 |
-
1986
- 1986-09-24 JP JP22373086A patent/JPS6380570A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323069B1 (en) | 1992-03-25 | 2001-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor using light irradiation to form impurity regions |
| US6569724B2 (en) | 1992-03-25 | 2003-05-27 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect transistor and method for forming the same |
| US6887746B2 (en) | 1992-03-25 | 2005-05-03 | Semiconductor Energy Lab | Insulated gate field effect transistor and method for forming the same |
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| US6437366B1 (en) | 1993-08-12 | 2002-08-20 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| US6500703B1 (en) | 1993-08-12 | 2002-12-31 | Semicondcutor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| US7381598B2 (en) | 1993-08-12 | 2008-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| CN109860057A (zh) * | 2019-03-25 | 2019-06-07 | 合肥鑫晟光电科技有限公司 | 薄膜晶体管、阵列基板及其制作方法、显示装置 |
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