JPH0348463A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH0348463A JPH0348463A JP4817290A JP4817290A JPH0348463A JP H0348463 A JPH0348463 A JP H0348463A JP 4817290 A JP4817290 A JP 4817290A JP 4817290 A JP4817290 A JP 4817290A JP H0348463 A JPH0348463 A JP H0348463A
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- 239000010409 thin film Substances 0.000 title claims description 20
- 239000004065 semiconductor Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000010408 film Substances 0.000 claims description 14
- 239000004973 liquid crystal related substance Substances 0.000 description 19
- 210000002858 crystal cell Anatomy 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 210000004907 gland Anatomy 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用．分野〕
この発明は、例えば液晶平面ディスプレイのアクティブ
マトリクス駆動等に用いられるｆｌｌｌｌ｝ランジスタ
に関する． 〔従来の技術〕 第４図及び第５図は、例えば特開昭６０ − １８９９
７０号公報に示された液晶ディスプレイに用いられる従
来の薄膜トランジスタを示すものであり、図において＋
１１はガラスからなる絶縁性基板、《２）はこのガラス
基板上に形成されたゲート電極で、共通ゲート引出＊Ｘ
．に接続される．《３》はこのゲート電極を包囲する様
に形成されたゲート絶縁膜、（４》はこのゲート絶縁膜
上に上記ゲート電極と対向配置された半導体層、（５）
はこの半導体層上に形成された絶縁層で、上記ゲート電
極の側端縁より内側の上方に形成された第ｌ及び第２の
開口部＋６１ ＋７１を有する．（８》はこの絶縁層上
に形成されたドレイン電極で、一端が上記第２の開口部
（７）を介して上記半導体層（４》に電気的に接続され
る．（９）は上記絶縁層（５）上に形成されたソース！
極で、一端が上記第１の開口部（６）を介して上記半導
体層（４）に電気的に接続されるとともに、他端が共通
ソース引出線Ｙ＋に接続される．α呻は上記絶縁性基板
ＣｌＪ上に形成され、上記ドレイン電極（８）の他端と
電気的に接続された画素電極である． この様に構威された薄膜トランジスタを有した液晶ディ
スプレイの回路構成は、一般に第６図に示す様にされる
ものであり、１つの画素部分、つまり３原色で構威され
る絵素のうちの一つの色を示す画素部分は薄膜トランジ
スタからなるスインチングトランジスタ（自）と色を表
示するための液晶セルＯｊとにより横威され、スイッチ
ングトランジスタ（自）のソース電極が共通ソース引出
＆ＩＹに接続され、ゲート電極が共通ゲート引出線Ｘに
嫁続される． そして、この様に構成された液晶ディスプレイの薄膜ト
ランジスタの駆動は線順次で行なわれる。
マトリクス駆動等に用いられるｆｌｌｌｌ｝ランジスタ
に関する． 〔従来の技術〕 第４図及び第５図は、例えば特開昭６０ − １８９９
７０号公報に示された液晶ディスプレイに用いられる従
来の薄膜トランジスタを示すものであり、図において＋
１１はガラスからなる絶縁性基板、《２）はこのガラス
基板上に形成されたゲート電極で、共通ゲート引出＊Ｘ
．に接続される．《３》はこのゲート電極を包囲する様
に形成されたゲート絶縁膜、（４》はこのゲート絶縁膜
上に上記ゲート電極と対向配置された半導体層、（５）
はこの半導体層上に形成された絶縁層で、上記ゲート電
極の側端縁より内側の上方に形成された第ｌ及び第２の
開口部＋６１ ＋７１を有する．（８》はこの絶縁層上
に形成されたドレイン電極で、一端が上記第２の開口部
（７）を介して上記半導体層（４》に電気的に接続され
る．（９）は上記絶縁層（５）上に形成されたソース！
極で、一端が上記第１の開口部（６）を介して上記半導
体層（４）に電気的に接続されるとともに、他端が共通
ソース引出線Ｙ＋に接続される．α呻は上記絶縁性基板
ＣｌＪ上に形成され、上記ドレイン電極（８）の他端と
電気的に接続された画素電極である． この様に構威された薄膜トランジスタを有した液晶ディ
スプレイの回路構成は、一般に第６図に示す様にされる
ものであり、１つの画素部分、つまり３原色で構威され
る絵素のうちの一つの色を示す画素部分は薄膜トランジ
スタからなるスインチングトランジスタ（自）と色を表
示するための液晶セルＯｊとにより横威され、スイッチ
ングトランジスタ（自）のソース電極が共通ソース引出
＆ＩＹに接続され、ゲート電極が共通ゲート引出線Ｘに
嫁続される． そして、この様に構成された液晶ディスプレイの薄膜ト
ランジスタの駆動は線順次で行なわれる。
すなわち、書き込み時には共通ゲート引出しｌａｘ，に
第７図（ａｌに示す走査パルス電圧が印加され、共通ゲ
ート引出し線Ｘ１で結ばれた一連の薄膜トランジスタａ
ｓ ｔ＜同時に導遣状態とされ、共通ソース引出腺Ｙ１
に第７図（ｂｌに示す信号パルス電圧が印可されると、
液晶セルαｊを構成する画素電極Ｑｌにそれぞれ対応し
た信号電荷が注入される．書き込みが終了すると共通ゲ
ート引出し線Ｘ１に印加される走査パルス電圧は低レベ
ル（接地電位）にされ、薄膜トランジスタ（自）は非導
通状態となり、画素電極Ｑｌを通して液晶セルαｊの蓄
積容量ＣＬＣに蓄えられた電荷は理想的には次の走査パ
ルス電圧が印加されるまで保持される． 〔発明が解決しようとする課題〕 上記のような薄膜トランジスタではゲート電極（２）に
印加される走査パルス電圧が低レベルになり非導通状態
とされた時に、液晶セル０ｊの画素電極０１を通して液
晶セル０１の蓄積容量ＣＬＣに蓄えられた！荷が、液晶
セルＱｊにおける蓄積容ＩＥｃＬｃとゲート電極（２》
、ドレイン電極（８）間の寄生容量Ｃｇｄとの容量分割
により変化し、ドレイン電極（８》及び画素電極αωの
電位が低下して液晶セルα→の表示性能を損なうという
問題がある． つまり、第７図に示すように、ゲート電極（２）に走査
パルス電圧Ｖｇが印加される間にドレイン電極（８）及
び画素電極α●に加わる電圧Ｖ ｃ．＋１はソース電極
《９》の信号パルス電圧Ｖｄによって充電される．しか
るに、ゲート電極（２）の走査パルス電圧の立ち上がり
時にゲート電極（２》とドレイン電極（８》間の寄生容
１ｃｇｄにより、ドレイン電極（８》及び画素電極α呻
に加わる電圧Ｖ。ＩＩはΔＶ，．１１だけ低下する．Δ
Ｖｃ．１１はゲート電極（２）とドレイン電極Ｑ●間の
寄生容量Ｃｇｄに比例増大し、寄生容量Ｃｇｄは、ゲー
ト電極（２）とドレイン電極｛８｝との重なり面積に比
例し増大する． その結果、上記した従来の薄膜トランジスタではゲート
電極《２》の側端縁から離間した内部上方にドレインコ
ンタクトホール《７》が形成されているため、点状部で
示すような大きな重なり部分を有しており、寄生容ｆｉ
ｃｇｄが大きく、ドレイン電極（８）及び画素電極（１
１に保持される電圧■。．＋１が低下し、液晶表示性能
を損なっていたという問題があった。
第７図（ａｌに示す走査パルス電圧が印加され、共通ゲ
ート引出し線Ｘ１で結ばれた一連の薄膜トランジスタａ
ｓ ｔ＜同時に導遣状態とされ、共通ソース引出腺Ｙ１
に第７図（ｂｌに示す信号パルス電圧が印可されると、
液晶セルαｊを構成する画素電極Ｑｌにそれぞれ対応し
た信号電荷が注入される．書き込みが終了すると共通ゲ
ート引出し線Ｘ１に印加される走査パルス電圧は低レベ
ル（接地電位）にされ、薄膜トランジスタ（自）は非導
通状態となり、画素電極Ｑｌを通して液晶セルαｊの蓄
積容量ＣＬＣに蓄えられた電荷は理想的には次の走査パ
ルス電圧が印加されるまで保持される． 〔発明が解決しようとする課題〕 上記のような薄膜トランジスタではゲート電極（２）に
印加される走査パルス電圧が低レベルになり非導通状態
とされた時に、液晶セル０ｊの画素電極０１を通して液
晶セル０１の蓄積容量ＣＬＣに蓄えられた！荷が、液晶
セルＱｊにおける蓄積容ＩＥｃＬｃとゲート電極（２》
、ドレイン電極（８）間の寄生容量Ｃｇｄとの容量分割
により変化し、ドレイン電極（８》及び画素電極αωの
電位が低下して液晶セルα→の表示性能を損なうという
問題がある． つまり、第７図に示すように、ゲート電極（２）に走査
パルス電圧Ｖｇが印加される間にドレイン電極（８）及
び画素電極α●に加わる電圧Ｖ ｃ．＋１はソース電極
《９》の信号パルス電圧Ｖｄによって充電される．しか
るに、ゲート電極（２）の走査パルス電圧の立ち上がり
時にゲート電極（２》とドレイン電極（８》間の寄生容
１ｃｇｄにより、ドレイン電極（８》及び画素電極α呻
に加わる電圧Ｖ。ＩＩはΔＶ，．１１だけ低下する．Δ
Ｖｃ．１１はゲート電極（２）とドレイン電極Ｑ●間の
寄生容量Ｃｇｄに比例増大し、寄生容量Ｃｇｄは、ゲー
ト電極（２）とドレイン電極｛８｝との重なり面積に比
例し増大する． その結果、上記した従来の薄膜トランジスタではゲート
電極《２》の側端縁から離間した内部上方にドレインコ
ンタクトホール《７》が形成されているため、点状部で
示すような大きな重なり部分を有しており、寄生容ｆｉ
ｃｇｄが大きく、ドレイン電極（８）及び画素電極（１
１に保持される電圧■。．＋１が低下し、液晶表示性能
を損なっていたという問題があった。
この発明は、上記した点に鑑みてなされたものであり、
非導通状態とさ，れた時に蓄積された電荷を保持する電
極とゲート電極間の電気的耐圧を損なうことな＜、！７
ｉｙを保持する電極における電位の低下を抑えられる薄
膜トランジスタを得ることを目的とするものである． 〔課題を解決するための手段〕 この発−明に係る′ｒＲＷａトランジスタは、絶縁性基
板上にゲート電極、ゲート絶縁膜、半導体層、一対の電
極用の第ｌ及び第２の開口部を有した絶縁層が順次形成
されたものにおいて、非導通状態とされた時に蓄積され
た電荷を保持するトランジスタの第２電極のための絶縁
層における第２の開口部を、上記半導体層におけるチャ
ネル領域の他側端側で、かつ、上記ゲート電極の他側端
縁上方にこの他側端縁と重なるように位置させたもので
ある． 〔作用〕 上記のように構成された薄膜トランジスタにおいては非
導通状態とされた時に蓄積された電荷を保持する第２の
電極が、絶縁層の第２の開口部を介して半導体層におけ
るチャネル領域の他側端側に電気的に接続され、第２の
開口部が半導体層におけるチャネル領域の他側端側で、
がっゲート電極の他側端緑上方にこの他側端縁と重なる
ように位置しているため、第２の電極とゲート電極の重
なり部分が低減でき、蓄積された電荷に基づく、第２の
電極における電位の低下を抑制せしめる．〔実施例〕 以下にこの発明の一実施例を第ｌ図及び第２図に基づい
て説明すると、図においてｉｌｌはガラス等の絶縁性基
板、｛２）はこの絶縁性基板＋１１上に所定幅を有し膜
厚約２０００人のクロム（Ｃｒ）等で形成され、両側端
縁がテーバー加工されたゲート電極で、共通ゲート引出
＆Ｉｘ＋ に接続されている．（３）はこのゲート電極
｛２｝を膜厚約３０００人の窒化シリコン（ Ｓ ｉｓ
Ｎ ＊） ，酸化シリコン（ＳｉＯｔ）等の絶縁材で
包囲したゲート絶縁膜、（４）はこのゲート絶縁膜＋３
）上に膜厚約１０００人のアモルファスシリコン（ｉ−
ａ−Ｓｉ）等で形成された半導体層で、チャネル領域（
４ａ）が形成されるものである。（５）はこの半導体層
（４）上に膜厚約２０００人の窒化シリコン（Ｓｉ３Ｎ
．〉，酸化シリコン（ＳｉＯｇ）等の絶縁材で形成され
た絶縁層、《６》は上記ゲート電極（２）の一側端縁か
ら離間した内部上方における上記絶縁Ｊｍｇ＋５）にド
ライエンチング等により形成された第１の開口部となる
ソースコンタクトホール、（７）は上記ゲート電極（２
）の他側端縁に重なり、その上方における上記絶縁層（
５》にドライエッチング等により形成された第２の開口
部となるドレインコンタクトホールで、上記ソースコン
タクトホール（６》との間における上記半導体層（４）
にチャネル領域（４ａ）が形成される．αむは上記絶縁
層（５）上に形成されるとともに上記第２の開口部（７
）を介して上記半導体層（４）におけるチャネル領域（
４ａ）の他側端側に電気的に接続されるｎ０不純物が注
入されたアモルファスシリコン層（ｎ” −ａ−Ｓｉ
）からなり、ドレインｗＩ域形成用の第２のｎ゜半導体
層で、膜厚が約５ｏＯ人に形成されている． （１９は
上記絶縁層（５）上に形成されるとともに上記第１の開
口部（６）を介して上記半導体層｛４》におけるチャネ
ルｊｌｌｍ（４ａ）の一側端側に電気的に接続されるｎ
゜不純物が注入されたアモルファスシリコン層（ｎ１−
ａ−Ｓｔ）からなり、ソース領域形成用の第ｌのｎ゜半
導体層で、膜厚が約５００人に形成されている．（８）
は上記第２のｎ０半導体層αυ上に電気的に接続されて
、膜厚約７０００人のアルミニウム（ＡＩ）にて形成さ
れた第２の電極となるドレイン電極で、非導通状態とさ
れた時に蓄積された電荷が保持される．（９）は上記第
１のｎ゛半導体層α９上に電気的に接続されて、膜厚約
７０００人のアルミニウム（ＡＩ）にて形成された第１
の電極となるソース電極で、他＠が共通ソース引出線Ｙ
ｌに接続される， Ｑｌは上記絶縁性基板ｆ１）上に形
成され、上記ドレイン電極の他端と電気的に接続された
画素電極である。
非導通状態とさ，れた時に蓄積された電荷を保持する電
極とゲート電極間の電気的耐圧を損なうことな＜、！７
ｉｙを保持する電極における電位の低下を抑えられる薄
膜トランジスタを得ることを目的とするものである． 〔課題を解決するための手段〕 この発−明に係る′ｒＲＷａトランジスタは、絶縁性基
板上にゲート電極、ゲート絶縁膜、半導体層、一対の電
極用の第ｌ及び第２の開口部を有した絶縁層が順次形成
されたものにおいて、非導通状態とされた時に蓄積され
た電荷を保持するトランジスタの第２電極のための絶縁
層における第２の開口部を、上記半導体層におけるチャ
ネル領域の他側端側で、かつ、上記ゲート電極の他側端
縁上方にこの他側端縁と重なるように位置させたもので
ある． 〔作用〕 上記のように構成された薄膜トランジスタにおいては非
導通状態とされた時に蓄積された電荷を保持する第２の
電極が、絶縁層の第２の開口部を介して半導体層におけ
るチャネル領域の他側端側に電気的に接続され、第２の
開口部が半導体層におけるチャネル領域の他側端側で、
がっゲート電極の他側端緑上方にこの他側端縁と重なる
ように位置しているため、第２の電極とゲート電極の重
なり部分が低減でき、蓄積された電荷に基づく、第２の
電極における電位の低下を抑制せしめる．〔実施例〕 以下にこの発明の一実施例を第ｌ図及び第２図に基づい
て説明すると、図においてｉｌｌはガラス等の絶縁性基
板、｛２）はこの絶縁性基板＋１１上に所定幅を有し膜
厚約２０００人のクロム（Ｃｒ）等で形成され、両側端
縁がテーバー加工されたゲート電極で、共通ゲート引出
＆Ｉｘ＋ に接続されている．（３）はこのゲート電極
｛２｝を膜厚約３０００人の窒化シリコン（ Ｓ ｉｓ
Ｎ ＊） ，酸化シリコン（ＳｉＯｔ）等の絶縁材で
包囲したゲート絶縁膜、（４）はこのゲート絶縁膜＋３
）上に膜厚約１０００人のアモルファスシリコン（ｉ−
ａ−Ｓｉ）等で形成された半導体層で、チャネル領域（
４ａ）が形成されるものである。（５）はこの半導体層
（４）上に膜厚約２０００人の窒化シリコン（Ｓｉ３Ｎ
．〉，酸化シリコン（ＳｉＯｇ）等の絶縁材で形成され
た絶縁層、《６》は上記ゲート電極（２）の一側端縁か
ら離間した内部上方における上記絶縁Ｊｍｇ＋５）にド
ライエンチング等により形成された第１の開口部となる
ソースコンタクトホール、（７）は上記ゲート電極（２
）の他側端縁に重なり、その上方における上記絶縁層（
５》にドライエッチング等により形成された第２の開口
部となるドレインコンタクトホールで、上記ソースコン
タクトホール（６》との間における上記半導体層（４）
にチャネル領域（４ａ）が形成される．αむは上記絶縁
層（５）上に形成されるとともに上記第２の開口部（７
）を介して上記半導体層（４）におけるチャネル領域（
４ａ）の他側端側に電気的に接続されるｎ０不純物が注
入されたアモルファスシリコン層（ｎ” −ａ−Ｓｉ
）からなり、ドレインｗＩ域形成用の第２のｎ゜半導体
層で、膜厚が約５ｏＯ人に形成されている． （１９は
上記絶縁層（５）上に形成されるとともに上記第１の開
口部（６）を介して上記半導体層｛４》におけるチャネ
ルｊｌｌｍ（４ａ）の一側端側に電気的に接続されるｎ
゜不純物が注入されたアモルファスシリコン層（ｎ１−
ａ−Ｓｔ）からなり、ソース領域形成用の第ｌのｎ゜半
導体層で、膜厚が約５００人に形成されている．（８）
は上記第２のｎ０半導体層αυ上に電気的に接続されて
、膜厚約７０００人のアルミニウム（ＡＩ）にて形成さ
れた第２の電極となるドレイン電極で、非導通状態とさ
れた時に蓄積された電荷が保持される．（９）は上記第
１のｎ゛半導体層α９上に電気的に接続されて、膜厚約
７０００人のアルミニウム（ＡＩ）にて形成された第１
の電極となるソース電極で、他＠が共通ソース引出線Ｙ
ｌに接続される， Ｑｌは上記絶縁性基板ｆ１）上に形
成され、上記ドレイン電極の他端と電気的に接続された
画素電極である。
この様に構成された薄膜トランジスタにおいても、上記
従来例で示したものと同様に、液晶ディスプレイに用い
られた場合の回路構戒は一般に第６図に示す様にされる
ものであり、その駆動は線順次で行なわれる．つまり、
書き込み時には、共通ゲート引出し＆Ｉｘ＋ に第７図
ｔａ＋に示す走査パルス電圧が印加され、共通ゲート引
出し線Ｘ．に接続された薄膜トランジスタＯのゲート電
極（２》に高電位が印加されて薄膜トランジスタ（自）
は導通状態となる．一方、共通ソース引出しｎ Ｙｌ
に第７図色》に示す信号パルス電圧が印加されると、
導通状態である′ｉ！ｉｌＩ！トランジスタ（自）のド
レイン電極《８》に電流が流れ、その結果、ドレイン電
極《８》及びこのドレイン電極（８）に接続された液晶
セルα→の蓄積容Ｉ Ｃ Ｌ Ｃに電荷が蓄積されるこ
とになる．書き込みが終了すると、共通ゲート引出し線
Ｘｌに印加される走査パルス電圧は低電位（接地電位）
にされるため、３膜トランジスタ（自）は非導通状態と
され、画素電極Ｏｌ及びドレイン電極（８）を通して液
晶セル０３の蓄積容量ＣＬＣに蓄積された電荷は、次の
走査パルス電圧が高電位になるまで保持され、画素電極
ａ１及びドレイン電極（８）の電位は、蓄積された電荷
に従った電位となる． 上記のように構戒された薄膜トランジスタにおいてはド
レインコンタクトホール（７）をゲート電極（２）のド
レイン電極《８》側の他側端縁上方にこの他側端縁と重
なるように形成しているため、第１図中の点状部で示す
ようにゲート電極（２）とドレイン電極（８）との重な
り部分が非常に小さくでき、ゲート電極（２》とドレイ
ン電極《８》との重なり面積に比例する寄生容ｌｃｄ．
は大幅に減少し、第７図（ｄｌに示すように液晶画素に
加わる電圧の低下△ＶＣａｌｌ を軽減でき良好な液晶
表示特性が得られる．さらに、この実施例においては、
ゲート電極（２）のドレイン電極《８》と重なる側端縁
をテーパー加工して傾斜をもたせているため、ゲート電
極（２）側端部の段差は緩和されるので、電気的な耐圧
の低下は防がれる． なお上記実施例では、ドレインコンタクトホール（７）
を絶縁層（５）にて囲うように形成して半導体゛層（４
）とドレイン電極《８》を接続しているが、第３図に示
すように絶縁層《５》のパターンをソース電極（９）側
に短縮する、つまりドレインコンタクトホール（７）は
絶縁層（５）にて囲うのではなく、その端部に位置する
ものとして、半導体層（４）とドレイン電極０ωを直接
接続する構成としても良いものである．薄膜トランジス
タにおけるドレインコンタクトホール（７）は、ゲート
電極（２）のドレイン電極《８》側の他側端縁上方にお
ける絶縁層（５）にこの他側端縁と重なるように形成し
ているが、具体的にはゲート電極（２）の他側端縁から
離間しないで他側端縁の内側の上方に形成しても良いし
、または、ゲート電極（２）の他側端縁を跨ぐ部分の上
方に形成しても良い。いずれの場合でも、ゲート電極（
２）の他側端縁から離間した内部の上方に形成した従来
の場合（第４図）より、ゲート電極（２）とドレイン電
極（８）との重なり部分が小さくでき、寄生容量Ｃｄ．
を減少させることができる． 又、薄膜トランジスタにおけるソースコンタクトホール
（６）は、第１図ではゲード電極（２）のソース電極（
９）側の一側端縁から離間した内部の上方における絶縁
層（５）に形成しているが、ゲート電極（２）の一側端
縁から離間しない内側の上方に形成しても良いし、また
はゲート電極《２》の一側端面を跨ぐ部分の上方に形成
しても良い．このようにソースコンタクトホール（６）
の形成位置をずらすことにより、ゲート電極《２》とソ
ース電極《９》との重なり部分が変化し、重なり面積に
基因するゲート電極《２》とソース電極《９》間の寄生
容量Ｃｓｇを変化させることができるので、電気回路設
計上に適する形成位置を選定すればよい． 〔発明の効果〕 この発明は以上に述べた様に、非導通状態とされた時に
蓄積された電荷を保持する第２の電極に対する半導体層
に接続するための絶縁層における第２の開口部を半導体
層のチャネル領域の他側端側でゲート電極の他側端縁上
方にこの他側＠縁・と重なるように位置して形成したの
で、ゲート電極と第２の電極の重なり部を減少でき、ゲ
ート電極と第２の電極間の寄生容量が低減でき、蓄積さ
れた電荷に基づく第２の電極の電位低下を抑制できると
いう効果を有する．
従来例で示したものと同様に、液晶ディスプレイに用い
られた場合の回路構戒は一般に第６図に示す様にされる
ものであり、その駆動は線順次で行なわれる．つまり、
書き込み時には、共通ゲート引出し＆Ｉｘ＋ に第７図
ｔａ＋に示す走査パルス電圧が印加され、共通ゲート引
出し線Ｘ．に接続された薄膜トランジスタＯのゲート電
極（２》に高電位が印加されて薄膜トランジスタ（自）
は導通状態となる．一方、共通ソース引出しｎ Ｙｌ
に第７図色》に示す信号パルス電圧が印加されると、
導通状態である′ｉ！ｉｌＩ！トランジスタ（自）のド
レイン電極《８》に電流が流れ、その結果、ドレイン電
極《８》及びこのドレイン電極（８）に接続された液晶
セルα→の蓄積容Ｉ Ｃ Ｌ Ｃに電荷が蓄積されるこ
とになる．書き込みが終了すると、共通ゲート引出し線
Ｘｌに印加される走査パルス電圧は低電位（接地電位）
にされるため、３膜トランジスタ（自）は非導通状態と
され、画素電極Ｏｌ及びドレイン電極（８）を通して液
晶セル０３の蓄積容量ＣＬＣに蓄積された電荷は、次の
走査パルス電圧が高電位になるまで保持され、画素電極
ａ１及びドレイン電極（８）の電位は、蓄積された電荷
に従った電位となる． 上記のように構戒された薄膜トランジスタにおいてはド
レインコンタクトホール（７）をゲート電極（２）のド
レイン電極《８》側の他側端縁上方にこの他側端縁と重
なるように形成しているため、第１図中の点状部で示す
ようにゲート電極（２）とドレイン電極（８）との重な
り部分が非常に小さくでき、ゲート電極（２》とドレイ
ン電極《８》との重なり面積に比例する寄生容ｌｃｄ．
は大幅に減少し、第７図（ｄｌに示すように液晶画素に
加わる電圧の低下△ＶＣａｌｌ を軽減でき良好な液晶
表示特性が得られる．さらに、この実施例においては、
ゲート電極（２）のドレイン電極《８》と重なる側端縁
をテーパー加工して傾斜をもたせているため、ゲート電
極（２）側端部の段差は緩和されるので、電気的な耐圧
の低下は防がれる． なお上記実施例では、ドレインコンタクトホール（７）
を絶縁層（５）にて囲うように形成して半導体゛層（４
）とドレイン電極《８》を接続しているが、第３図に示
すように絶縁層《５》のパターンをソース電極（９）側
に短縮する、つまりドレインコンタクトホール（７）は
絶縁層（５）にて囲うのではなく、その端部に位置する
ものとして、半導体層（４）とドレイン電極０ωを直接
接続する構成としても良いものである．薄膜トランジス
タにおけるドレインコンタクトホール（７）は、ゲート
電極（２）のドレイン電極《８》側の他側端縁上方にお
ける絶縁層（５）にこの他側端縁と重なるように形成し
ているが、具体的にはゲート電極（２）の他側端縁から
離間しないで他側端縁の内側の上方に形成しても良いし
、または、ゲート電極（２）の他側端縁を跨ぐ部分の上
方に形成しても良い。いずれの場合でも、ゲート電極（
２）の他側端縁から離間した内部の上方に形成した従来
の場合（第４図）より、ゲート電極（２）とドレイン電
極（８）との重なり部分が小さくでき、寄生容量Ｃｄ．
を減少させることができる． 又、薄膜トランジスタにおけるソースコンタクトホール
（６）は、第１図ではゲード電極（２）のソース電極（
９）側の一側端縁から離間した内部の上方における絶縁
層（５）に形成しているが、ゲート電極（２）の一側端
縁から離間しない内側の上方に形成しても良いし、また
はゲート電極《２》の一側端面を跨ぐ部分の上方に形成
しても良い．このようにソースコンタクトホール（６）
の形成位置をずらすことにより、ゲート電極《２》とソ
ース電極《９》との重なり部分が変化し、重なり面積に
基因するゲート電極《２》とソース電極《９》間の寄生
容量Ｃｓｇを変化させることができるので、電気回路設
計上に適する形成位置を選定すればよい． 〔発明の効果〕 この発明は以上に述べた様に、非導通状態とされた時に
蓄積された電荷を保持する第２の電極に対する半導体層
に接続するための絶縁層における第２の開口部を半導体
層のチャネル領域の他側端側でゲート電極の他側端縁上
方にこの他側＠縁・と重なるように位置して形成したの
で、ゲート電極と第２の電極の重なり部を減少でき、ゲ
ート電極と第２の電極間の寄生容量が低減でき、蓄積さ
れた電荷に基づく第２の電極の電位低下を抑制できると
いう効果を有する．
第１図はこの発明の一実施例を示す平面図、第２図は第
１図の■−■線断面図、第３図はこの発明の他の実施例
を示す平面図、第４図は従来の薄膜トランジ・スタを示
す平面図、第５図は第４図のＶ−Ｖ＆Ｉ断面図、第６図
は薄膜トランジスタを用いた液晶表示装置の回路図、第
７図は液晶画素に加わる波形説明図である． 図において、ｉｌｌは絶縁性基板、（２）はゲート電極
、（３》はゲート絶縁膜、（４》は半導体層、《５》は
絶縁層、（６）ハ第１の開口部であるソースコンタクト
ホール、（７）は第２の開口部であるドレインコンタク
トホール、（８）は第２の電極であるドレイン電極、（
９目よ第１の電極であるソース電極である． なお、各図中同一符号は同一又は相当部分を示す。
１図の■−■線断面図、第３図はこの発明の他の実施例
を示す平面図、第４図は従来の薄膜トランジ・スタを示
す平面図、第５図は第４図のＶ−Ｖ＆Ｉ断面図、第６図
は薄膜トランジスタを用いた液晶表示装置の回路図、第
７図は液晶画素に加わる波形説明図である． 図において、ｉｌｌは絶縁性基板、（２）はゲート電極
、（３》はゲート絶縁膜、（４》は半導体層、《５》は
絶縁層、（６）ハ第１の開口部であるソースコンタクト
ホール、（７）は第２の開口部であるドレインコンタク
トホール、（８）は第２の電極であるドレイン電極、（
９目よ第１の電極であるソース電極である． なお、各図中同一符号は同一又は相当部分を示す。
Claims (2)
- （１）絶縁性基板上に形成され、所定幅を有したゲート
電極、このゲート電極上に、ゲート絶縁膜を介して形成
されるとともに、チャネル領域を有する半導体層、この
半導体層上に形成され、上記チャネル領域の一側端側に
位置する第１の開口部と上記チャネル領域の他側端側で
、かつ上記ゲート電極の他側端縁上方にこの他側端縁と
重なるように位置する第２の開口部とを有する絶縁層、
この絶縁層上に形成されるとともに上記第１の開口部を
介して上記半導体層におけるチャネル領域の一側端側に
電気的に接続される第１の電極、上記絶縁層上に形成さ
れるとともに上記第２の開口部を介して上記半導体層に
おけるチャネル領域の他側端側に電気的に接続され、非
導通状態とされた時に蓄積された電荷を保持する第２の
電極を備えた薄膜トランジスタ。 - （２）絶縁性基板上に形成され、所定幅を有したゲート
電極、このゲート電極上に、ゲート絶縁膜を介して形成
されるとともに、チャネル領域を有する半導体層、この
半導体層上に形成され、上記チャネル領域の一側端側に
位置する第１の開口部と上記チャネル領域の他側端側で
、かつ上記ゲート電極の他側端縁を跨ぐ部分の上方に位
置する第２の開口部とを有する絶縁層、この絶縁層上に
形成されるとともに上記第１の開口部を介して上記半導
体層におけるチャネル領域の一側端側に電気的に接続さ
れる第１の電極、上記絶縁層上に形成されるとともに上
記第２の開口部を介して上記半導体層におけるチャネル
領域の他側端側に電気的に接続され、非導通状態とされ
た時に蓄積された電荷を保持する第２の電極を備えた薄
膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4817290A JPH0348463A (ja) | 1989-03-01 | 1990-02-28 | 薄膜トランジスタ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-49323 | 1989-03-01 | ||
| JP4932389 | 1989-03-01 | ||
| JP4817290A JPH0348463A (ja) | 1989-03-01 | 1990-02-28 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0348463A true JPH0348463A (ja) | 1991-03-01 |
Family
ID=26388397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4817290A Pending JPH0348463A (ja) | 1989-03-01 | 1990-02-28 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0348463A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5550390A (en) * | 1991-08-08 | 1996-08-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US5859444A (en) * | 1991-08-08 | 1999-01-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| WO2011043300A1 (ja) * | 2009-10-09 | 2011-04-14 | シャープ株式会社 | 半導体装置およびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60160173A (ja) * | 1984-01-30 | 1985-08-21 | Sharp Corp | 薄膜トランジスタ |
| JPH01219825A (ja) * | 1988-02-29 | 1989-09-01 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタ |
-
1990
- 1990-02-28 JP JP4817290A patent/JPH0348463A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60160173A (ja) * | 1984-01-30 | 1985-08-21 | Sharp Corp | 薄膜トランジスタ |
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|---|---|---|---|---|
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| WO2011043300A1 (ja) * | 2009-10-09 | 2011-04-14 | シャープ株式会社 | 半導体装置およびその製造方法 |
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