JPH01219825A - 非晶質シリコン薄膜トランジスタ - Google Patents
非晶質シリコン薄膜トランジスタInfo
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- JPH01219825A JPH01219825A JP63046425A JP4642588A JPH01219825A JP H01219825 A JPH01219825 A JP H01219825A JP 63046425 A JP63046425 A JP 63046425A JP 4642588 A JP4642588 A JP 4642588A JP H01219825 A JPH01219825 A JP H01219825A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は非晶質シリコン薄膜トランジスタに関するもの
である。
である。
［従来の技術］
非晶質シリコン（以下、ａ−Ｓｉという）薄膜トランジ
スタ（以下、ＴＰＴという）は、アクティブマトリクス
型液晶表示器のスイッチング素子として、各所で研究開
発が行われている。
スタ（以下、ＴＰＴという）は、アクティブマトリクス
型液晶表示器のスイッチング素子として、各所で研究開
発が行われている。
第３図は上記アクティブマトリクス型液晶表示器の構成
例を示したものである。ゲート配線１４のうち例えばｘ
ｌが選択されると、これに連なる各ＴＦＴ１５のゲート
は一斉にオンし、これらオンしたＴＦＴ１４のソースを
通して、各ソース配線１３より、画像情報に対応した信
号電圧が、各ＴＦＴ１５のドレインに伝達される。この
各ドレインには画素電極１２が接続され、この画素電極
１２と、液晶層１６を挟んで対向した基板上に形成され
た対向電極１７との電圧差により、液晶層１６の光透過
率を変化させて画像表示を行う。
例を示したものである。ゲート配線１４のうち例えばｘ
ｌが選択されると、これに連なる各ＴＦＴ１５のゲート
は一斉にオンし、これらオンしたＴＦＴ１４のソースを
通して、各ソース配線１３より、画像情報に対応した信
号電圧が、各ＴＦＴ１５のドレインに伝達される。この
各ドレインには画素電極１２が接続され、この画素電極
１２と、液晶層１６を挟んで対向した基板上に形成され
た対向電極１７との電圧差により、液晶層１６の光透過
率を変化させて画像表示を行う。
また、上記ゲートがオフした後も、上記画素電極と対向
電極１７との間の電圧差は、次に同一のゲート配線１４
が選択されるまで、液晶層１６の容量成分により保持さ
れるため、各画素Ｔ４極１２に対応した液晶層１６は、
原理的にスタティック駆動されることになり、高コント
ラストの画像表示を得ることができる。
電極１７との間の電圧差は、次に同一のゲート配線１４
が選択されるまで、液晶層１６の容量成分により保持さ
れるため、各画素Ｔ４極１２に対応した液晶層１６は、
原理的にスタティック駆動されることになり、高コント
ラストの画像表示を得ることができる。
第４図は上記ＴＰＴに用いられるａ−ＳｉＴＦＴの一例
を示した断面図である。１は絶縁性基板、２はゲート電
極、３はゲート絶縁層、４は非晶質シリコン層、５は保
護絶縁層、６はソースコンタクト、７はドレインコンタ
クト、８はソース電極、９はドレイン電極、１０はｎ型
シリコン層、１１は金属層である。
を示した断面図である。１は絶縁性基板、２はゲート電
極、３はゲート絶縁層、４は非晶質シリコン層、５は保
護絶縁層、６はソースコンタクト、７はドレインコンタ
クト、８はソース電極、９はドレイン電極、１０はｎ型
シリコン層、１１は金属層である。
［解決しようとする課題］
第４図に示したようなａ−３ｉＴＦＴでは、ゲート絶縁
層３および非晶質シリコン層４をはさんでゲート電極２
とソース電極８およびドレイン電極９が形成されている
ため、ゲート電極２とソース電極８、ゲート電極２とド
レイン電極９のオーバーラツプ部分で絶縁不良が生じる
ことがある。
層３および非晶質シリコン層４をはさんでゲート電極２
とソース電極８およびドレイン電極９が形成されている
ため、ゲート電極２とソース電極８、ゲート電極２とド
レイン電極９のオーバーラツプ部分で絶縁不良が生じる
ことがある。
中でも、ゲート電極２の端部付近では電界が集中し易く
、しかもゴミが集り易いため、上記絶縁不良が他の部分
に比較して圧倒的に生じ易い。特にアクティブマトリク
ス型液晶表示器のスイッチング素子としてａ−３ｉＴＦ
Ｔを用いる場合、その数が数万から数十五個にも上るた
め、上記絶縁不良は大きな問題となっていた。
、しかもゴミが集り易いため、上記絶縁不良が他の部分
に比較して圧倒的に生じ易い。特にアクティブマトリク
ス型液晶表示器のスイッチング素子としてａ−３ｉＴＦ
Ｔを用いる場合、その数が数万から数十五個にも上るた
め、上記絶縁不良は大きな問題となっていた。
本発明は、上記課題に鑑みなされたものであり、ゲート
電極とソース電極、ゲート電極とドレイン電極のオーバ
ーラツプ部分の中で、特にゲート電極、端部付近での絶
縁不良を減少させることを目的としている。
電極とソース電極、ゲート電極とドレイン電極のオーバ
ーラツプ部分の中で、特にゲート電極、端部付近での絶
縁不良を減少させることを目的としている。
［課閣を解決するための手段］
本発明はゲート電極が形成された絶縁性基板上に、ゲー
ト絶縁層と非晶質シリコン層が形成され、この非晶質シ
リコン層上に保護絶縁層とソース電極とドレイン電極か
形成された非晶質シリコン薄膜トランジスタにおいて、
上記ソース電極と上記非晶質シリコン層間のソースコン
タクトは、上記ゲート電極の内側においてのみ上記ゲー
ト電極と対向するよう形成し、一方、上記ドレイン電極
と上記非晶質シリコン層間のドレインコンタクトは、上
記ゲート電極の内側にのみ対向して形成されているかあ
るいはゲート電極の内側から端部にかけて対向して形成
することにより上記課題を解決している。
ト絶縁層と非晶質シリコン層が形成され、この非晶質シ
リコン層上に保護絶縁層とソース電極とドレイン電極か
形成された非晶質シリコン薄膜トランジスタにおいて、
上記ソース電極と上記非晶質シリコン層間のソースコン
タクトは、上記ゲート電極の内側においてのみ上記ゲー
ト電極と対向するよう形成し、一方、上記ドレイン電極
と上記非晶質シリコン層間のドレインコンタクトは、上
記ゲート電極の内側にのみ対向して形成されているかあ
るいはゲート電極の内側から端部にかけて対向して形成
することにより上記課題を解決している。
［実施例］
以下、本発明の一実施例を図面に基いて説明する。
第１図において、１は絶縁性基板、２はゲート電極、３
はゲート絶縁層、４は非晶質シリコン層、５は保護絶縁
層、６はソースコンタクト、７はドレインコンタクト、
８はソース電極、９はドレイン電極、１０はオーミック
コンタクトおよび正孔電流の阻止を目的に形成されたｎ
型シリコン層、１１は金属層である。
はゲート絶縁層、４は非晶質シリコン層、５は保護絶縁
層、６はソースコンタクト、７はドレインコンタクト、
８はソース電極、９はドレイン電極、１０はオーミック
コンタクトおよび正孔電流の阻止を目的に形成されたｎ
型シリコン層、１１は金属層である。
以下、同図（ａ）、（ｂ）、（ｃ）を用いて製造工程の
説明を行う。
説明を行う。
（ａ）ゲート電極２が形成された絶縁性基板１上に、窒
化シリコンまたは酸化シリコンを用いたゲート絶縁層３
、非晶質シリコン層４、窒化シリコンまたは酸化シリコ
ンを用いた保護絶縁層５をプラズマＣＶＤ法により順次
形成する。
化シリコンまたは酸化シリコンを用いたゲート絶縁層３
、非晶質シリコン層４、窒化シリコンまたは酸化シリコ
ンを用いた保護絶縁層５をプラズマＣＶＤ法により順次
形成する。
（ｂ）保護絶縁層５を、緩衝フッ酸溶液により選択的に
除去して、非晶質シリコン層４の表面を一部露出させ、
ソースコンタクト６およびドレインコンタクトはそれぞ
れゲート電極２の内側においてのみゲート電極と対向す
るよう形成する。つまりゲート電極端部には対向しない
ように形成するのである。
除去して、非晶質シリコン層４の表面を一部露出させ、
ソースコンタクト６およびドレインコンタクトはそれぞ
れゲート電極２の内側においてのみゲート電極と対向す
るよう形成する。つまりゲート電極端部には対向しない
ように形成するのである。
（ｃ）ｎ型シリコン層１０をプラズマＣＶＤ法により形
成し、このｎ型シリコン層１０上に金属層１１を真空蒸
着法により形成する。この金属層１１をソース電極８お
よびドレイン電極９の形状にバターニングし、このパタ
ーニングされた金属層１１と保護絶縁層５をマスクとし
て、ｎ型９９３２層１０および非晶質シリコン層４を有
機アルカリ系の溶液によりエツチング除去し、ソース電
極８とドレイン電極９を形成する。
成し、このｎ型シリコン層１０上に金属層１１を真空蒸
着法により形成する。この金属層１１をソース電極８お
よびドレイン電極９の形状にバターニングし、このパタ
ーニングされた金属層１１と保護絶縁層５をマスクとし
て、ｎ型９９３２層１０および非晶質シリコン層４を有
機アルカリ系の溶液によりエツチング除去し、ソース電
極８とドレイン電極９を形成する。
第１図（Ｃ）から明らかなように、本構成ではソースコ
ンタクト６およびドレインコンタクト７が、ゲート電極
２の内側においてのみゲート電極と対向するよう形成さ
れているため、ゲート電極２の端部と、ソース電極８お
よびドレイン電極９の間には、ゲート絶縁層３、非晶質
シリコン４の他に新たに保護絶縁層５が設けられ、従来
に比べ、ゲート電極２の端部付近での絶縁不良が大幅に
減少する。
ンタクト６およびドレインコンタクト７が、ゲート電極
２の内側においてのみゲート電極と対向するよう形成さ
れているため、ゲート電極２の端部と、ソース電極８お
よびドレイン電極９の間には、ゲート絶縁層３、非晶質
シリコン４の他に新たに保護絶縁層５が設けられ、従来
に比べ、ゲート電極２の端部付近での絶縁不良が大幅に
減少する。
第２図は他の実施例を示したものである。同図に付した
１から１１までの番号は第１図に示したものと同一物を
示している。１２は画素電極であり、１３はソース配線
である。この例では、ソースコンタクト６は、ゲート電
極２の内側においてのみゲート電極と対向するよう形成
され、ドレインコンタクト７はゲート電極２の端部にも
対向するよう形成されたものである。
１から１１までの番号は第１図に示したものと同一物を
示している。１２は画素電極であり、１３はソース配線
である。この例では、ソースコンタクト６は、ゲート電
極２の内側においてのみゲート電極と対向するよう形成
され、ドレインコンタクト７はゲート電極２の端部にも
対向するよう形成されたものである。
ａ−５ｉＴＦＴをアクティブマトリクス型液晶表示器の
スイッチング素子として用いる場合、ソース電極８には
ソース配線１３が接続され、ドレイン電極９には画素電
極１２が接続されている。
スイッチング素子として用いる場合、ソース電極８には
ソース配線１３が接続され、ドレイン電極９には画素電
極１２が接続されている。
従って、ゲート電極２とソース電極８間の絶縁不良は、
線欠陥となって表示されることになるため、−ケ所でも
あっては、ならないものであるが、ゲート電極２とドレ
イン電極９間の絶縁不良は、点欠陥として表示されるも
のであり、ある程度の個数までは許容できるものである
。従って第２図に示されるような構成であっても、実質
的には、絶縁不良の対策として十分なものとなる。
線欠陥となって表示されることになるため、−ケ所でも
あっては、ならないものであるが、ゲート電極２とドレ
イン電極９間の絶縁不良は、点欠陥として表示されるも
のであり、ある程度の個数までは許容できるものである
。従って第２図に示されるような構成であっても、実質
的には、絶縁不良の対策として十分なものとなる。
さらに本例では、第１図に示される実施例に対し、ゲー
ト電極２とドレイン電極９０オーバーラツプ幅が２Ｌか
らしへと１／２に減少するため、そのオーバーラツプ容
量が約１／２に低減される。
ト電極２とドレイン電極９０オーバーラツプ幅が２Ｌか
らしへと１／２に減少するため、そのオーバーラツプ容
量が約１／２に低減される。
このオーバーラツプ容量は、液晶層が有する容量と直列
に接続されているため、ゲートが“１”（オン）から“
０” （オフ）に切り換わる時に、そのカップリング作
用により、液晶層に印加されている電圧を低下させ、そ
の結果、表示品質を悪化させる。従って先の実施例に対
し、上記オーバーラツプ容量が低減された本例では、液
晶層に印加される電圧の低下が少ないため、表示品質の
向上が期待できる。
に接続されているため、ゲートが“１”（オン）から“
０” （オフ）に切り換わる時に、そのカップリング作
用により、液晶層に印加されている電圧を低下させ、そ
の結果、表示品質を悪化させる。従って先の実施例に対
し、上記オーバーラツプ容量が低減された本例では、液
晶層に印加される電圧の低下が少ないため、表示品質の
向上が期待できる。
［効果］
本発明によれば、ソースコンタクトおよびドレインコン
タクトが、ゲート電極の内側においてのみゲート電極と
対向するよう形成されるため、ゲート電極端部付近での
絶縁不良を大幅に低減することが可能になる。
タクトが、ゲート電極の内側においてのみゲート電極と
対向するよう形成されるため、ゲート電極端部付近での
絶縁不良を大幅に低減することが可能になる。
さらに、ドレインコンタクトについてはゲート電極端部
にも対向するように構成することにより、ゲート電極と
ドレイン電極のオーバーラツプ容量が低減されるため、
オーバーラツプ容量によるカップリング作用に基く液晶
層の電圧低下が緩和されるため、表示品質を向上するこ
とができる。
にも対向するように構成することにより、ゲート電極と
ドレイン電極のオーバーラツプ容量が低減されるため、
オーバーラツプ容量によるカップリング作用に基く液晶
層の電圧低下が緩和されるため、表示品質を向上するこ
とができる。
第１図は本発明の一実施例を示した非晶質シリコン薄膜
トランジスタの断面図、第２図は他の実施例を示した非
晶質シリコン薄膜トランジスタの断面図、第３図はアク
ティブマトリクス型液晶表示器の一構成例を示した電気
回路図、第４図は従来の非晶質シリコン薄膜トランジス
タの断面図である。 １・・・絶縁性基板 ２・・・ゲート電極 ３・・・ゲート絶縁層 ４・・・非晶質シリコン層 ５・・・保護絶縁層 ６・・・ソースコンタクト ７・・・ドレインコンタクト ８・・・ソース電極 ９・・・ドレイン電極 以 上 出願人 株式会社 精 工 舎
トランジスタの断面図、第２図は他の実施例を示した非
晶質シリコン薄膜トランジスタの断面図、第３図はアク
ティブマトリクス型液晶表示器の一構成例を示した電気
回路図、第４図は従来の非晶質シリコン薄膜トランジス
タの断面図である。 １・・・絶縁性基板 ２・・・ゲート電極 ３・・・ゲート絶縁層 ４・・・非晶質シリコン層 ５・・・保護絶縁層 ６・・・ソースコンタクト ７・・・ドレインコンタクト ８・・・ソース電極 ９・・・ドレイン電極 以 上 出願人 株式会社 精 工 舎
Claims (2)
- （１）ゲート電極が形成された絶縁性基板上に、ゲート
絶縁層と非晶質シリコン層が形成され、この非晶質シリ
コン層上の保護絶縁層の一部が除去された箇所に、ソー
スコンタクトとドレインコンタクトが形成された非晶質
シリコン薄膜トランジスタにおいて、上記ソースコンタ
クトと上記ドレインコンタクトが、上記ゲート電極の内
側においてのみ上記ゲート電極と対向するよう形成され
ていることを特徴とする非晶質シリコン薄膜トランジス
タ。 - （２）ゲート電極が形成された絶縁性基板上に、ゲート
絶縁層と非晶質シリコン層が形成され、この非晶質シリ
コン層上の保護絶縁層の一部が除去された箇所に、ソー
スコンタクトとドレインコンタクトが形成された非晶質
シリコン薄膜トランジスタにおいて、上記ソースコンタ
クトは上記ゲート電極の内側においてのみ上記ゲート電
極と対向するよう形成され、上記ドレインコンタクトは
上記ゲート電極の内側から端部にかけて対向するよう形
成されていることを特徴とする非晶質シリコン薄膜トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63046425A JPH01219825A (ja) | 1988-02-29 | 1988-02-29 | 非晶質シリコン薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63046425A JPH01219825A (ja) | 1988-02-29 | 1988-02-29 | 非晶質シリコン薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01219825A true JPH01219825A (ja) | 1989-09-01 |
Family
ID=12746798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63046425A Pending JPH01219825A (ja) | 1988-02-29 | 1988-02-29 | 非晶質シリコン薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01219825A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0348463A (ja) * | 1989-03-01 | 1991-03-01 | Mitsubishi Electric Corp | 薄膜トランジスタ |
| US5416340A (en) * | 1992-06-09 | 1995-05-16 | International Business Machines Corporation | Thin film transistor and active matrix liquid crystal display device having reduced photoelectric leakage current due to incident light |
| WO2013072966A1 (ja) * | 2011-11-17 | 2013-05-23 | パナソニック株式会社 | 薄膜半導体装置及びその製造方法 |
| WO2017187486A1 (ja) * | 2016-04-25 | 2017-11-02 | 堺ディスプレイプロダクト株式会社 | 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151188A (ja) * | 1984-08-21 | 1986-03-13 | セイコーインスツルメンツ株式会社 | アクテイブ・マトリクス表示装置用基板 |
| JPS61145582A (ja) * | 1984-12-20 | 1986-07-03 | キヤノン株式会社 | 表示装置 |
| JPS61187272A (ja) * | 1985-02-14 | 1986-08-20 | Matsushita Electric Ind Co Ltd | 薄膜電界効果トランジスタとその製造方法 |
-
1988
- 1988-02-29 JP JP63046425A patent/JPH01219825A/ja active Pending
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| WO2017187486A1 (ja) * | 2016-04-25 | 2017-11-02 | 堺ディスプレイプロダクト株式会社 | 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法 |
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