JPH03287235A - アクティブマトリックス型液晶表示素子 - Google Patents
アクティブマトリックス型液晶表示素子Info
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- JPH03287235A JPH03287235A JP2087464A JP8746490A JPH03287235A JP H03287235 A JPH03287235 A JP H03287235A JP 2087464 A JP2087464 A JP 2087464A JP 8746490 A JP8746490 A JP 8746490A JP H03287235 A JPH03287235 A JP H03287235A
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Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/13624—Active matrix addressed cells having more than one switching element per pixel
- G02F1/136245—Active matrix addressed cells having more than one switching element per pixel having complementary transistors
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
氷見呵は、アクティブマトリックス型液晶表示素子に関
するものである。
するものである。
（従来の技術）
行列状の走査電極及び信号電極の交差部分近傍に能動素
子を配置したアクティブマトリックス型液晶表示素子は
、コントラスト及び視野角依存性がよく、応答速度も速
い特徴を有し、また対向基板上にカラーフィルターを配
置した場合には色再現性も優れるためＣＲＴの代替とな
る平面型デイスプレィの本命と考えられている。
子を配置したアクティブマトリックス型液晶表示素子は
、コントラスト及び視野角依存性がよく、応答速度も速
い特徴を有し、また対向基板上にカラーフィルターを配
置した場合には色再現性も優れるためＣＲＴの代替とな
る平面型デイスプレィの本命と考えられている。
従来この能動素子としては、ＭＩＭ、バリスター、ダイ
オード等の２端子素子とＴＦＴ等の３端子素子が使われ
ているが、一般に３端子素子の方が表示品位において優
れている。
オード等の２端子素子とＴＦＴ等の３端子素子が使われ
ているが、一般に３端子素子の方が表示品位において優
れている。
このＴＦＴ素子の場合、従来は第８図のように１画素に
対し１個のＴ Ｐ Ｔ ３６を配置していた。このＴＦ
Ｔ３６としてはＮチャンネルのＴＦＴかＰチャンネルの
ＴＦＴのどちらかが通常使われる。ＴＦＴの歩留りを向
上させるために、１画素に対し２個あるいは３個以上の
ＴＦＴを配置する場合もあるが、ＴＦＴの種類としては
ＮチャンネルかＰチャンネルかのどちらか一方のみの素
子構成であった。
対し１個のＴ Ｐ Ｔ ３６を配置していた。このＴＦ
Ｔ３６としてはＮチャンネルのＴＦＴかＰチャンネルの
ＴＦＴのどちらかが通常使われる。ＴＦＴの歩留りを向
上させるために、１画素に対し２個あるいは３個以上の
ＴＦＴを配置する場合もあるが、ＴＦＴの種類としては
ＮチャンネルかＰチャンネルかのどちらか一方のみの素
子構成であった。
このようなＴＦＴを駆動する場合には、第９図（ａ）、
（ｂ）のようにＮチャンネルのＴＦＴの場合には正極性
のパルスを、ＰチャンネルのＴＦＴの場合には負極性の
パルスをゲート電極（以下単にゲートという）に印加す
る。
（ｂ）のようにＮチャンネルのＴＦＴの場合には正極性
のパルスを、ＰチャンネルのＴＦＴの場合には負極性の
パルスをゲート電極（以下単にゲートという）に印加す
る。
このような駆動を行ったとき、実際のＴＦＴ素子には第
８図のようにゲート・ドレイン電極（以下単にゲート・
ドレインという）間に寄生容量３７があるため、例えば
ＮチャンネルＴＦＴの場合には、第１Ｏ図に示すように
この寄生容量３７による突き抜は電圧３８（ゲートパル
スの電位変動に伴うドレイン電位の変動）のために電圧
が非対称となり直流成分が存在することとなる。この電
圧の非対称性は、コモン電位をシフトさせることにより
ある程度緩和できるが、第１０図の電圧波形から解るよ
うに完全には補償できないのが現状である。
８図のようにゲート・ドレイン電極（以下単にゲート・
ドレインという）間に寄生容量３７があるため、例えば
ＮチャンネルＴＦＴの場合には、第１Ｏ図に示すように
この寄生容量３７による突き抜は電圧３８（ゲートパル
スの電位変動に伴うドレイン電位の変動）のために電圧
が非対称となり直流成分が存在することとなる。この電
圧の非対称性は、コモン電位をシフトさせることにより
ある程度緩和できるが、第１０図の電圧波形から解るよ
うに完全には補償できないのが現状である。
このように液晶に印加される電圧が非対称になると、結
果的に直流電圧が液晶に印加されることになり液晶が劣
化する原因となったり、あるいは表示画像において焼付
けと呼ばれる一種のメモリー現象が発生したり、あるい
はフリッカ−の原因となったりして様々な不都合が生じ
、ＣＲＴに代替する表示画像への障害の一つとなってい
た。
果的に直流電圧が液晶に印加されることになり液晶が劣
化する原因となったり、あるいは表示画像において焼付
けと呼ばれる一種のメモリー現象が発生したり、あるい
はフリッカ−の原因となったりして様々な不都合が生じ
、ＣＲＴに代替する表示画像への障害の一つとなってい
た。
尚、第８図、第１Ｏ図において、３１はゲートライン、
３２はソースライン、３３は液晶表示部、３４はコモン
電極、３５は蓄積容量、３６はＴＦＴ、３７は寄生容量
、３９はコモン電位を示す。尚、ドレイン電極を単にド
レインという。
３２はソースライン、３３は液晶表示部、３４はコモン
電極、３５は蓄積容量、３６はＴＦＴ、３７は寄生容量
、３９はコモン電位を示す。尚、ドレイン電極を単にド
レインという。
本発明は、上記の問題を解決すべくなされたものであり
、 絶縁性基板上に、行列状に電極を交差配列し、該電極の
交差部分近傍に能動素子を配置したアクティブマトリッ
クス基板と、透明電極を有する対向基板との間に液晶が
充填されたアクティブマトリックス型液晶表示素子にお
いて、能動素子部分が少なくとも１組の並列接続された
ＮチャンネルＴＦＴとＰチャンネルＴＦＴからなること
を特徴とするアクティブマトリックス型液晶表示素子を
提供するものである。
、 絶縁性基板上に、行列状に電極を交差配列し、該電極の
交差部分近傍に能動素子を配置したアクティブマトリッ
クス基板と、透明電極を有する対向基板との間に液晶が
充填されたアクティブマトリックス型液晶表示素子にお
いて、能動素子部分が少なくとも１組の並列接続された
ＮチャンネルＴＦＴとＰチャンネルＴＦＴからなること
を特徴とするアクティブマトリックス型液晶表示素子を
提供するものである。
第１図は本発明の原理を示す一画素の等価回路構成図で
ある。１はゲートライン、２はソース電極（以下単にソ
ースという）ライン、３は液晶表示部、４はコモン電極
、５は蓄積容量、６は本発明にかかる１組のＮチャンネ
ル、ＰチャンネルのＴＦＴ、７８はそれぞれ６を構成す
るＮチャンネルＴＦＴ及びＰチャンネルＴＦＴである。
ある。１はゲートライン、２はソース電極（以下単にソ
ースという）ライン、３は液晶表示部、４はコモン電極
、５は蓄積容量、６は本発明にかかる１組のＮチャンネ
ル、ＰチャンネルのＴＦＴ、７８はそれぞれ６を構成す
るＮチャンネルＴＦＴ及びＰチャンネルＴＦＴである。
ここで、ＮチャンネルＴＦＴのしきい値は正で液晶を充
分点灯させる電圧よりも大きく、同様にＰチャンネルＴ
ＦＴのしきい値は負でその絶対値が液晶を充分点灯させ
る電圧よりも大きいものとする。
分点灯させる電圧よりも大きく、同様にＰチャンネルＴ
ＦＴのしきい値は負でその絶対値が液晶を充分点灯させ
る電圧よりも大きいものとする。
第１図から明らかなように、本発明においては１つの表
示画素電極に対しＮチャンネルＴＦＴとＰチャンネルＴ
ＦＴが１組となって並列にゲート、ソース、ドレイン各
うイン間に接続されている。またＴＦＴ基板の歩留り向
上のために冗長性を持たせ、第２図に示すように２組の
ＴＦＴ６ａ、６ｂあるいは３組以上のＴＦＴで構成して
もよい。
示画素電極に対しＮチャンネルＴＦＴとＰチャンネルＴ
ＦＴが１組となって並列にゲート、ソース、ドレイン各
うイン間に接続されている。またＴＦＴ基板の歩留り向
上のために冗長性を持たせ、第２図に示すように２組の
ＴＦＴ６ａ、６ｂあるいは３組以上のＴＦＴで構成して
もよい。
また、この様な構成にすると液晶に印加される電圧に直
流成分がなくなるため、液晶の比抵抗さえ十分に大きく
しておけば、直流成分があったために発生していた様々
な不良モードを緩和する目的で液晶表示部と並列に作成
されていた蓄積容量が、不要になったりあるいは小さく
できるメリットもある。
流成分がなくなるため、液晶の比抵抗さえ十分に大きく
しておけば、直流成分があったために発生していた様々
な不良モードを緩和する目的で液晶表示部と並列に作成
されていた蓄積容量が、不要になったりあるいは小さく
できるメリットもある。
また、液晶に印加される電圧における非対称性の根本的
な原因はゲート・ドレイン間の寄生容量であるため、従
来はこの寄生容量を極力減らすためにパターン精度を上
げたり、セルファライン構造を取ったり様々な工夫を凝
らしていたが、本発明ではこの寄生容量がＰチャンネル
とＮチャンネルでほぼ同じ値であれば存在していても何
等問題がない。
な原因はゲート・ドレイン間の寄生容量であるため、従
来はこの寄生容量を極力減らすためにパターン精度を上
げたり、セルファライン構造を取ったり様々な工夫を凝
らしていたが、本発明ではこの寄生容量がＰチャンネル
とＮチャンネルでほぼ同じ値であれば存在していても何
等問題がない。
また１画素を複数に分割してそのそれぞれにＴＦＴを接
続する方法に対しても本発明は有効であり、それぞれに
１組以上のＮチャンネルＴＦＴとＰチャンネルＴＦＴを
接続すれば、同様な効果が得られることは言うまでもな
い。
続する方法に対しても本発明は有効であり、それぞれに
１組以上のＮチャンネルＴＦＴとＰチャンネルＴＦＴを
接続すれば、同様な効果が得られることは言うまでもな
い。
またＴＦＴの構成としてスタガー、逆スタガー、コプレ
ナー等種々の方式が提案されているが、本発明はこれら
全ての構成に適用できるし、半導体材料としてはアモル
ファスシリコンでもあるいはポリシリコンでもよい。特
にポリシリコンの場合には、易動度が高いためＴＦＴの
作製プロセスの時同時にＴＦＴを駆動するための周辺の
駆動回路も作製できるため、駆動回路の簡素化や、端子
接続の簡便化が期待できる。この駆動回路用の素子とし
ては駆動マージンの点でＣ−ＭＯＳが有利なため、Ｃ−
ＭＯＳで構成されているのが一般的である。この場合Ｃ
−ＭＯ８を作製するためにはＮチャンネルとＰチャンネ
ルをつくるプロセスが必要であるが、本発明のＴＦＴを
作製する場合にもＮチャンネルとＰチャンネルをつくる
プロセスが必要なため、本発明においてプロセスが増え
るという短所がなくなる利点があるため、ポリシリコン
とのマツチングがよい。
ナー等種々の方式が提案されているが、本発明はこれら
全ての構成に適用できるし、半導体材料としてはアモル
ファスシリコンでもあるいはポリシリコンでもよい。特
にポリシリコンの場合には、易動度が高いためＴＦＴの
作製プロセスの時同時にＴＦＴを駆動するための周辺の
駆動回路も作製できるため、駆動回路の簡素化や、端子
接続の簡便化が期待できる。この駆動回路用の素子とし
ては駆動マージンの点でＣ−ＭＯＳが有利なため、Ｃ−
ＭＯＳで構成されているのが一般的である。この場合Ｃ
−ＭＯ８を作製するためにはＮチャンネルとＰチャンネ
ルをつくるプロセスが必要であるが、本発明のＴＦＴを
作製する場合にもＮチャンネルとＰチャンネルをつくる
プロセスが必要なため、本発明においてプロセスが増え
るという短所がなくなる利点があるため、ポリシリコン
とのマツチングがよい。
また本発明は、白黒表示にも使えるし、カラーフィルタ
ー等を用いたカラー表示にも使える。
ー等を用いたカラー表示にも使える。
このような構成のＴＦＴ素子に、第３図のように正と負
の極性を有するゲートパルスを印加すると、正のゲート
パルスではＮチャンネルのＴＦＴがＯＮとなりソースラ
インからの信号がドレイン電極へ入るが、ゲート・ドレ
イン間の寄生容量のために突き抜は電圧が発生するため
、液晶に印加される電圧は第４図のようになる。この時
前述のように充分大きな負のしきい値を持ったＰチャン
ネルのＴＦＴはＯＦＦのままであるので、駆動になんの
影響も与えない。
の極性を有するゲートパルスを印加すると、正のゲート
パルスではＮチャンネルのＴＦＴがＯＮとなりソースラ
インからの信号がドレイン電極へ入るが、ゲート・ドレ
イン間の寄生容量のために突き抜は電圧が発生するため
、液晶に印加される電圧は第４図のようになる。この時
前述のように充分大きな負のしきい値を持ったＰチャン
ネルのＴＦＴはＯＦＦのままであるので、駆動になんの
影響も与えない。
次にゲートパルスがゼロになると同時にＮチャンネルの
ＴＦＴもＯＦＦとなるため、液晶に印加される電圧は第
４図のように変化する。
ＴＦＴもＯＦＦとなるため、液晶に印加される電圧は第
４図のように変化する。
次に、次のフレームで負のゲートパルスが印加されると
、今度はＰチャンネルのＴＦＴがＯＮとなりソースライ
ンからの信号がドレイン電極へ入り、やはりゲート・ド
レイン間の寄生容量のために突き抜は電圧が発生するが
その方向は正のゲートパルスの時と対称となり、液晶に
印加される電圧は第４図のように直流成分は発生しない
。このときＮチャンネルのＴＦＴはＯＦＦのため、やは
り駆動になんの影響も与えない。
、今度はＰチャンネルのＴＦＴがＯＮとなりソースライ
ンからの信号がドレイン電極へ入り、やはりゲート・ド
レイン間の寄生容量のために突き抜は電圧が発生するが
その方向は正のゲートパルスの時と対称となり、液晶に
印加される電圧は第４図のように直流成分は発生しない
。このときＮチャンネルのＴＦＴはＯＦＦのため、やは
り駆動になんの影響も与えない。
従来は、ＮチャンネルあるいはＰチャンネルのＴＦＴど
ちらか一方で構成されていたため、ゲートパルスはｌ方
向の極性となり、その結果ゲート・ドレイン間の寄生容
量による突き抜は電圧は第１０図のように必ず非対称と
なる欠点があった。
ちらか一方で構成されていたため、ゲートパルスはｌ方
向の極性となり、その結果ゲート・ドレイン間の寄生容
量による突き抜は電圧は第１０図のように必ず非対称と
なる欠点があった。
第５図（ａ）は本発明の実施例にががるアクティブマト
リックス基板の平面図、第５図（ｂ）は対向基板の断面
図、また第５図（ｃ）はＰ型及びＮ型のＴＦＴの断面図
であって、Ｐ型、Ｎ型ＴＦＴの構造を説明するのに、共
通に使用するものとする。
リックス基板の平面図、第５図（ｂ）は対向基板の断面
図、また第５図（ｃ）はＰ型及びＮ型のＴＦＴの断面図
であって、Ｐ型、Ｎ型ＴＦＴの構造を説明するのに、共
通に使用するものとする。
ガラス基板１０（旭硝子社製 ＡＮガラス）上にシリコ
ン酸化膜１１００ｎ、非晶質シリコン１５０ｎｍ 、シ
リコン窒化膜８０ｎｍをプラズマＣＶＤを用いて堆積し
た後、Ａｒ’イオンレーザ−を照射し、非晶質シリコン
を多結晶化した。シリコン窒化膜を除去した後、Ｐ型Ｔ
ＦＴとなる部分の近傍を除いてフォトレジストで被覆し
、燐イオンをＩ Ｘ １０１２／ｃｍ２注入した。フォ
トレジストを酸素プラズマで除去した後、今度はＮ型Ｔ
ＦＴとなる部分の近傍を除いてフォトレジストで被覆し
、ボロンイオンを３ Ｘ １０Ｉ２／ｃｍ２注入した。
ン酸化膜１１００ｎ、非晶質シリコン１５０ｎｍ 、シ
リコン窒化膜８０ｎｍをプラズマＣＶＤを用いて堆積し
た後、Ａｒ’イオンレーザ−を照射し、非晶質シリコン
を多結晶化した。シリコン窒化膜を除去した後、Ｐ型Ｔ
ＦＴとなる部分の近傍を除いてフォトレジストで被覆し
、燐イオンをＩ Ｘ １０１２／ｃｍ２注入した。フォ
トレジストを酸素プラズマで除去した後、今度はＮ型Ｔ
ＦＴとなる部分の近傍を除いてフォトレジストで被覆し
、ボロンイオンを３ Ｘ １０Ｉ２／ｃｍ２注入した。
これらの燐イオン、ボロンイオンの注入はＴＦＴのしき
い値制御のために行った。フォトレジストを酸素プラズ
マで除去し、多結晶シリコンを島状にパターニングして
Ｐ型ＴＦＴの半導体層１１（ａ）およびＮ型ＴＦＴの半
導体層１１（ｂ）とした。ゲート絶縁膜１２となる窒化
シリコン膜をプラズマＣＶＤで２５０ｎｍ堆積し、弓続
きＣｒを１５０ｎｍ蒸着した。該Ｃｒ層を所定の形状に
パターニングしてゲート電極１３とし、これをマスクと
してゲート絶縁膜１２をＣＦ４ガスと酸素ガスの混合ガ
スを用いてドライエツチングし半導体層１１（ａ）（Ｐ
型の場合）。
い値制御のために行った。フォトレジストを酸素プラズ
マで除去し、多結晶シリコンを島状にパターニングして
Ｐ型ＴＦＴの半導体層１１（ａ）およびＮ型ＴＦＴの半
導体層１１（ｂ）とした。ゲート絶縁膜１２となる窒化
シリコン膜をプラズマＣＶＤで２５０ｎｍ堆積し、弓続
きＣｒを１５０ｎｍ蒸着した。該Ｃｒ層を所定の形状に
パターニングしてゲート電極１３とし、これをマスクと
してゲート絶縁膜１２をＣＦ４ガスと酸素ガスの混合ガ
スを用いてドライエツチングし半導体層１１（ａ）（Ｐ
型の場合）。
１１（ｂ）（Ｎ型の場合）の表面の一部を露出させた。
再びフォトレジストを用いてＰ型ＴＦＴの半導体層１１
（ａ）の近傍を除いて基板全体を被覆し、ボロンイオン
を３ Ｘ １０”／ａｍ”注入し、Ｐ型ＴＦＴのソース
・ドレイン領域とした。レジストを除去した後、今度は
Ｎ型ＴＦＴの半導体層１１（ｂ）の近傍を除いて基板全
体を被覆し、燐イオンを２ Ｘ １０”７ｃｍ”注入し
、Ｎ型ＴＦＴのソース・ドレイン領域とした。レジスト
を除去した後活性化アニールを行い、層間絶縁膜１４と
してシリコンオキシナイトライドなプラズマＣＶＤを用
いて４００ｎｍ堆積し、続いてＩＴＯを蒸着した。ＩＴ
Ｏを所定の形状にパターニングして画素電極１５とした
後、層間絶縁膜１４の、半導体１１（ａ）、（ｂ）のソ
ース・ドレイン領域上にスルーホール１６をドライエツ
チングを用いて形成した。この後、Ｃｒ、Ａｌをそれぞ
れ５０ｎｍ、 ３００ｎｍ蒸着し、パターニングを行っ
てソース・ドレイン１７．１８とした。これに窒化シリ
コンをプラズマＣＶＤを用いて３００ｎｍ堆積して保護
膜１９とし、周辺の電極取り出し部分をエツチングして
アクティブマトリックス基板を完成させた。
（ａ）の近傍を除いて基板全体を被覆し、ボロンイオン
を３ Ｘ １０”／ａｍ”注入し、Ｐ型ＴＦＴのソース
・ドレイン領域とした。レジストを除去した後、今度は
Ｎ型ＴＦＴの半導体層１１（ｂ）の近傍を除いて基板全
体を被覆し、燐イオンを２ Ｘ １０”７ｃｍ”注入し
、Ｎ型ＴＦＴのソース・ドレイン領域とした。レジスト
を除去した後活性化アニールを行い、層間絶縁膜１４と
してシリコンオキシナイトライドなプラズマＣＶＤを用
いて４００ｎｍ堆積し、続いてＩＴＯを蒸着した。ＩＴ
Ｏを所定の形状にパターニングして画素電極１５とした
後、層間絶縁膜１４の、半導体１１（ａ）、（ｂ）のソ
ース・ドレイン領域上にスルーホール１６をドライエツ
チングを用いて形成した。この後、Ｃｒ、Ａｌをそれぞ
れ５０ｎｍ、 ３００ｎｍ蒸着し、パターニングを行っ
てソース・ドレイン１７．１８とした。これに窒化シリ
コンをプラズマＣＶＤを用いて３００ｎｍ堆積して保護
膜１９とし、周辺の電極取り出し部分をエツチングして
アクティブマトリックス基板を完成させた。
Ｎ型ＴＦＴの特性およびＰ型ＴＦＴの特性をそれぞれ第
６図、第７図に示す。フラットバンド電圧はそれぞれ５
Ｖ、−５Ｖであった。
６図、第７図に示す。フラットバンド電圧はそれぞれ５
Ｖ、−５Ｖであった。
一方第５図（ｂ）に示すように別のガラス基板２０上に
カラーフィルター２１．保護膜２２を形成し、ＩＴＯ２
３をスパッタリングによって堆積したものを対向基板と
した。
カラーフィルター２１．保護膜２２を形成し、ＩＴＯ２
３をスパッタリングによって堆積したものを対向基板と
した。
上述した２種類の基板に配向処理を施し、スペーサーを
介して張り合わせてセルとし、このセルに液晶を充填し
た。セルギャップは５μｍとした。
介して張り合わせてセルとし、このセルに液晶を充填し
た。セルギャップは５μｍとした。
このＴＦＴセルに第３図のような正と負の極１
２
性を有し、それぞれの絶対値が２０Ｖであるようなゲー
トパルスを印加して、その電気光学特性及び信頼性試験
を測定した。
トパルスを印加して、その電気光学特性及び信頼性試験
を測定した。
まず液晶の劣化については、１０００時間の連続通電試
験をしても、液晶をを書き込むためのしきい値電圧がが
通電試験前の値とほとんど変化しておらず、また目視的
にも電極劣化等の不良モードが認められなかった。
験をしても、液晶をを書き込むためのしきい値電圧がが
通電試験前の値とほとんど変化しておらず、また目視的
にも電極劣化等の不良モードが認められなかった。
次に焼き付は現象については、２時間、４時間、１２時
間、２４時間、７２時間と連続で同じパターンを通電し
、その後表示パターンを変えても、前のパターンが全く
残らなかった。
間、２４時間、７２時間と連続で同じパターンを通電し
、その後表示パターンを変えても、前のパターンが全く
残らなかった。
次にフリッカ−については、１２時間および２４時間の
通電試験をした後でも目視的には全く認められず、また
スペクトルアナライザーで解析してもフリッカ−が発生
するような周波数成分は認められなかった。
通電試験をした後でも目視的には全く認められず、また
スペクトルアナライザーで解析してもフリッカ−が発生
するような周波数成分は認められなかった。
［発明の効果］
以上のように本発明に依れば、ＮチャンネルのＴＦＴと
ＰチャンネルのＴＦＴを並列に接続し、かつゲートパル
スに正と負の極性を持たせ電気的に対称にすることによ
り、ゲート・ドレイン間の寄生容量による突き抜は電圧
も対称となり、結果的に液晶に印加される電圧も対称と
なり直流成分がないため、いままで電圧の非対称のため
に発生していた液晶の劣化や、焼付は及びフリッカ−等
の様々な不良モードをほぼ完全になくすことができる。
ＰチャンネルのＴＦＴを並列に接続し、かつゲートパル
スに正と負の極性を持たせ電気的に対称にすることによ
り、ゲート・ドレイン間の寄生容量による突き抜は電圧
も対称となり、結果的に液晶に印加される電圧も対称と
なり直流成分がないため、いままで電圧の非対称のため
に発生していた液晶の劣化や、焼付は及びフリッカ−等
の様々な不良モードをほぼ完全になくすことができる。
また本発明はＴＦＴのみに適用できるものではなく、基
板としてシリコンウェハーでも良く、反射型等の液晶に
も使用できる。半導体材料としてシリコン以外の半導体
や化合物半導体でも応用が可能である。
板としてシリコンウェハーでも良く、反射型等の液晶に
も使用できる。半導体材料としてシリコン以外の半導体
や化合物半導体でも応用が可能である。
第１図は、本発明の原理を示す１画素の等価回路図。
第２図は１画素当り２組以上のＮチャンネルＴＦＴとＰ
チャンネルＴＦＴで構成された本発明の等価回路図。 第３図は本発明で用いるゲートパルスの電圧波形を示す
特性図。 第４図は本発明にかかる液晶セルに印加される電圧波形
を示す特性図。 第５図（ａ）は本発明の実施例のアクティブマトリック
ス基板の平面図。 第５図（ｂ）、（Ｃ）は実施例にかかる対向基板の断面
図。 第６図は本発明の実施例のＮ型ＴＦＴの特性図。 第７図は本発明の実施例のＰ型ＴＦＴの特性図。 第８図は従来のＴＦＴの等価回路図。 第９図（ａ）、（ｂ）は従来のゲートパルスの電圧波形
を示す特性図。 第１Ｏ図は従来の回路構成及び従来のゲートパルスによ
り液晶セルに印加される電圧波形を示す特性図。 １３１ニゲ−トライン ２．３２：ソースライン ３．３３：液晶表示部 ５ ３４：コモン電極 ３５：蓄積容量 ＮチャンネルＴＦＴ ＰチャンネルＴＦＴ ２０ニガラス基板 （ａ）：Ｐ型半導体層 （ｂ）：Ｎ型半導体層 ６ ｒ、ｙ）
チャンネルＴＦＴで構成された本発明の等価回路図。 第３図は本発明で用いるゲートパルスの電圧波形を示す
特性図。 第４図は本発明にかかる液晶セルに印加される電圧波形
を示す特性図。 第５図（ａ）は本発明の実施例のアクティブマトリック
ス基板の平面図。 第５図（ｂ）、（Ｃ）は実施例にかかる対向基板の断面
図。 第６図は本発明の実施例のＮ型ＴＦＴの特性図。 第７図は本発明の実施例のＰ型ＴＦＴの特性図。 第８図は従来のＴＦＴの等価回路図。 第９図（ａ）、（ｂ）は従来のゲートパルスの電圧波形
を示す特性図。 第１Ｏ図は従来の回路構成及び従来のゲートパルスによ
り液晶セルに印加される電圧波形を示す特性図。 １３１ニゲ−トライン ２．３２：ソースライン ３．３３：液晶表示部 ５ ３４：コモン電極 ３５：蓄積容量 ＮチャンネルＴＦＴ ＰチャンネルＴＦＴ ２０ニガラス基板 （ａ）：Ｐ型半導体層 （ｂ）：Ｎ型半導体層 ６ ｒ、ｙ）
Claims (1)
- 【特許請求の範囲】 絶縁性基板上に、行列状に電極を交差配列 し、該電極の交差部分近傍に能動素子を配置したアクテ
ィブマトリックス基板と、透明電極を有する対向基板と
の間に液晶が充填されたアクティブマトリックス型液晶
表示素子において、能動素子部分が少なくとも１組の並
列接続されたＮチャンネルＴＦＴとＰチャンネルＴＦＴ
からなることを特徴とするアクティブマトリックス型液
晶表示素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2087464A JPH03287235A (ja) | 1990-04-03 | 1990-04-03 | アクティブマトリックス型液晶表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2087464A JPH03287235A (ja) | 1990-04-03 | 1990-04-03 | アクティブマトリックス型液晶表示素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03287235A true JPH03287235A (ja) | 1991-12-17 |
Family
ID=13915612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2087464A Pending JPH03287235A (ja) | 1990-04-03 | 1990-04-03 | アクティブマトリックス型液晶表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03287235A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5680147A (en) * | 1991-05-20 | 1997-10-21 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
| KR100394760B1 (ko) * | 1994-08-24 | 2003-11-17 | 가부시끼가이샤 히다치 세이사꾸쇼 | 액티브매트릭스형액정표시장치 |
| US6713783B1 (en) | 1991-03-15 | 2004-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Compensating electro-optical device including thin film transistors |
-
1990
- 1990-04-03 JP JP2087464A patent/JPH03287235A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6713783B1 (en) | 1991-03-15 | 2004-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Compensating electro-optical device including thin film transistors |
| US5680147A (en) * | 1991-05-20 | 1997-10-21 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
| KR100394760B1 (ko) * | 1994-08-24 | 2003-11-17 | 가부시끼가이샤 히다치 세이사꾸쇼 | 액티브매트릭스형액정표시장치 |
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