JPS6381975A - Ｔｆｔアクテイブマトリツクス基板の製造方法 - Google Patents
Ｔｆｔアクテイブマトリツクス基板の製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は１例えば液晶テレビ等の平面ディスプレイ装置
などに用いられるＴＦＴアクティブマトリックス基板の
製造方法に関するものである。
などに用いられるＴＦＴアクティブマトリックス基板の
製造方法に関するものである。
近年、鮮明度の高いカラー両像が得られる液晶テレビを
実現するものとして、ＴＦＴ （薄膜トランジスタ）を
搭載したアクティブマトリックス基板を用いた液晶表示
装置が注目されている（日経エレクトロニクス １９８
４年９月ｌＯ日号Ｐ２１１）。
実現するものとして、ＴＦＴ （薄膜トランジスタ）を
搭載したアクティブマトリックス基板を用いた液晶表示
装置が注目されている（日経エレクトロニクス １９８
４年９月ｌＯ日号Ｐ２１１）。
アクティブマトリックス基板は、絶縁基板上に各画素の
制御用のＴＦＴをマトリックス状に配列したもので、各
ＴＦＴのゲート電極およびソース・ドレイン電極の一方
はそれぞれＸ方向およびＹ方向に共通接続され、共通の
端子に終端される。他方のソース・ドレイン電極は画素
電極に接続される。
制御用のＴＦＴをマトリックス状に配列したもので、各
ＴＦＴのゲート電極およびソース・ドレイン電極の一方
はそれぞれＸ方向およびＹ方向に共通接続され、共通の
端子に終端される。他方のソース・ドレイン電極は画素
電極に接続される。
ところがこのようなアクティブマトリックス方式の液晶
表示装置を製造しようとする場合、アクティブマトリッ
クス基板の製造中に、作業者（人体）に帯電した静電気
の影響により、あるいは液晶セルの製造工程中、特にラ
ビング工程で生じる摩擦静電気の影響により、ゲート端
子とソース・ドレイン端子間に電位差が生じ、それが許
容値以上となった場合には、特性不良の原因となったり
、スパークによる破壊が生じてＴＦＴに欠陥が発生する
問題があった。
表示装置を製造しようとする場合、アクティブマトリッ
クス基板の製造中に、作業者（人体）に帯電した静電気
の影響により、あるいは液晶セルの製造工程中、特にラ
ビング工程で生じる摩擦静電気の影響により、ゲート端
子とソース・ドレイン端子間に電位差が生じ、それが許
容値以上となった場合には、特性不良の原因となったり
、スパークによる破壊が生じてＴＦＴに欠陥が発生する
問題があった。
この発明は、ゲート端子およびソース・ドレイン端子間
に生ずる電位差によりＴＦＴが静電破壊するのを防止す
ることができるＴＦＴアクティブマトリックス基板の製
造方法を提供することを目的とする。
に生ずる電位差によりＴＦＴが静電破壊するのを防止す
ることができるＴＦＴアクティブマトリックス基板の製
造方法を提供することを目的とする。
上記問題点は、ゲート端子およびソース・ドレイン端子
を共通に接続する短絡回路を設けておき、後工程で上記
短絡回路を除去することにより解決される。
を共通に接続する短絡回路を設けておき、後工程で上記
短絡回路を除去することにより解決される。
短絡回路がある限り、ゲート端子とソース・ドレイン端
子とは同電位に保たれ１両イ間に静電破壊の原因となる
電位差は生じない。
子とは同電位に保たれ１両イ間に静電破壊の原因となる
電位差は生じない。
第２図は本発明の一実施例を示す平面図、第３図はその
ｍ−ｍ断面図である。
ｍ−ｍ断面図である。
同図において、５ＵＢＩは１．１（ｍ）程の厚さを有す
るガラス基板であり、ＧＴはＣｒ等から成るゲート電極
である。ＡＳは非晶質のＳｊ、であり、ゲートＧＴやガ
ラス基板５ＵＢＪとの間には電界効果トランジスタ”（
ＦＥＴ）のグー１−絶縁膜として作用する膜ＧＩが形成
されている。ＳＤＩ及びＳＯ２は一対のソース・ドレイ
ン電極であり、シリコン膜ＡＳ上に間隔をあけて、また
ゲート電極ＧＴがそれらをまたぐように形成されている
。−対のソース・ドレイン電極ＳＤは、回路のバイアス
極性が変わると動作上のソース・ドレインが入れ替わる
ので、つまり通常のＦＥＴと同様に双方向性であるので
、両方共ソース・ドレイン電極と名づける。このソース
・ドレイン電極Ｓ Ｄは下からＮ ＋ （ドナー不純物
濃度の高い）非晶質Ｓｉ、Ｃｒ及びＡＱの３層構造とさ
れている。Ｎ”−８ｊ、電極層は非晶質Ｓｉとの接触抵
抗を下げ、Ｃｒ電極層はＡＱｆｆｉ極層がＳｉ層と反応
するのを防ぐために用いられる。ｐｓｖは保護膜であり
、ＦＥＴを湿気等から保護し、透明性が高く耐湿性の良
いＳｉＯ２膜や５ｉａＮ４膜で形成される。ＩＴＯはソ
ース・ドレイン電極ＳＤの一方（ＳＯ２）に接続された
透明導電膜であり、液晶表示装置の一方の電極として作
用する。他方のソース・ドレイン電極ＳＤＩはＹ方向に
走る配線としても兼用されている。
るガラス基板であり、ＧＴはＣｒ等から成るゲート電極
である。ＡＳは非晶質のＳｊ、であり、ゲートＧＴやガ
ラス基板５ＵＢＪとの間には電界効果トランジスタ”（
ＦＥＴ）のグー１−絶縁膜として作用する膜ＧＩが形成
されている。ＳＤＩ及びＳＯ２は一対のソース・ドレイ
ン電極であり、シリコン膜ＡＳ上に間隔をあけて、また
ゲート電極ＧＴがそれらをまたぐように形成されている
。−対のソース・ドレイン電極ＳＤは、回路のバイアス
極性が変わると動作上のソース・ドレインが入れ替わる
ので、つまり通常のＦＥＴと同様に双方向性であるので
、両方共ソース・ドレイン電極と名づける。このソース
・ドレイン電極Ｓ Ｄは下からＮ ＋ （ドナー不純物
濃度の高い）非晶質Ｓｉ、Ｃｒ及びＡＱの３層構造とさ
れている。Ｎ”−８ｊ、電極層は非晶質Ｓｉとの接触抵
抗を下げ、Ｃｒ電極層はＡＱｆｆｉ極層がＳｉ層と反応
するのを防ぐために用いられる。ｐｓｖは保護膜であり
、ＦＥＴを湿気等から保護し、透明性が高く耐湿性の良
いＳｉＯ２膜や５ｉａＮ４膜で形成される。ＩＴＯはソ
ース・ドレイン電極ＳＤの一方（ＳＯ２）に接続された
透明導電膜であり、液晶表示装置の一方の電極として作
用する。他方のソース・ドレイン電極ＳＤＩはＹ方向に
走る配線としても兼用されている。
又、Ｘ方向にはゲート電極ＧＴが配線層も兼ねて走って
いる。ＬＳは外部光がＦＥＴの心臓部であるゲート領域
に入り込まないようにするための遮光膜であり、Ｃｒ材
等で形成される。このＦＥＴはソース電極に対してゲー
ト電極を正のバイアスにすればソースとドレイン間の抵
抗が小さくなり、ゲートバイアスを零に近くすれば大き
な抵抗を示す。
いる。ＬＳは外部光がＦＥＴの心臓部であるゲート領域
に入り込まないようにするための遮光膜であり、Ｃｒ材
等で形成される。このＦＥＴはソース電極に対してゲー
ト電極を正のバイアスにすればソースとドレイン間の抵
抗が小さくなり、ゲートバイアスを零に近くすれば大き
な抵抗を示す。
液晶ＬＣは上下のガラス基板５ＵＢ１及び５ＵＢ２間に
封入され、液晶分子の向きは上下の配向１１ｉ０ＲＩ２
及び０Ｒ１１で決められ６．ＰＳＶ２はアクリ、ル系の
樹脂で形成された保護膜である。
封入され、液晶分子の向きは上下の配向１１ｉ０ＲＩ２
及び０Ｒ１１で決められ６．ＰＳＶ２はアクリ、ル系の
樹脂で形成された保護膜である。
ＦＩＬはカラーフィルターである。ＩＴＯ２は配列され
た複数のピクセル電極ＩＴＯＩに対向する共通透明電極
である。
た複数のピクセル電極ＩＴＯＩに対向する共通透明電極
である。
このような表示装置は、基板５ＵＢＩ側と５ＵＢ２側の
積層を別個に行い、その後液晶を封入することによって
組み立てられる。
積層を別個に行い、その後液晶を封入することによって
組み立てられる。
第４図に、ＴＦＴの製造方法を示す。
まずガラス基板ＳＵＢを洗浄した後、Ｃ，ｒをスパッタ
リング等により約１． 、 ＯＯ０人の厚さに形成する
。次に、写真処理技術により上記Ｃｒ膜を選択的にエツ
チングし、第４図Ａに示すようにゲート電極・配線をパ
ターニングする。
リング等により約１． 、 ＯＯ０人の厚さに形成する
。次に、写真処理技術により上記Ｃｒ膜を選択的にエツ
チングし、第４図Ａに示すようにゲート電極・配線をパ
ターニングする。
プラズマ気相化学反応（ＣＶ Ｄ ：Ｃｈｅｍｉｃａｌ
ＶａｐｏｒＤｅｐｏｓｉｔｊ、ｏｎ）法により、５ｉ
ｓＮａ膜を約３，０００人の厚さに形成する（第４図Ｂ
）。続いて、非晶質ＳｉをプラズマＣＶＤ技術により約
４，０００人の厚さにデポジションする、この非晶質Ｓ
ｉ−層ＡＳは、ドライ・エツチング技術等により、第４
図Ｃに示すようにパターニングされる。
ＶａｐｏｒＤｅｐｏｓｉｔｊ、ｏｎ）法により、５ｉ
ｓＮａ膜を約３，０００人の厚さに形成する（第４図Ｂ
）。続いて、非晶質ＳｉをプラズマＣＶＤ技術により約
４，０００人の厚さにデポジションする、この非晶質Ｓ
ｉ−層ＡＳは、ドライ・エツチング技術等により、第４
図Ｃに示すようにパターニングされる。
次いでリンをドープした非晶質Ｓｉ−Ｃｒ膜及びＡ２層
が、それぞれ４００．６００．２，４．００人の厚さで
続いて形成され、これらの膵は異なるエツチング液に浸
され、連続的にパターニングされる（第４図Ｄ）、この
パターニング工程で使用される写真処理用マスクは１２
枚である。
が、それぞれ４００．６００．２，４．００人の厚さで
続いて形成され、これらの膵は異なるエツチング液に浸
され、連続的にパターニングされる（第４図Ｄ）、この
パターニング工程で使用される写真処理用マスクは１２
枚である。
透明導電膜ＩＴＯは、スパッタリング法等で約６００人
の厚さに被着され、フォトリソグラフィ技術でパターニ
ングされる（第４図Ｅ）。
の厚さに被着され、フォトリソグラフィ技術でパターニ
ングされる（第４図Ｅ）。
保護膜ｐｓｖは、５ｉａＮａ膜をプラズｖＣＶＤ法によ
りデポジットすることにより約１１の厚さに形成される
。
りデポジットすることにより約１１の厚さに形成される
。
遮光膜ＬＳは、前述したゲート電極ＧＴと同様な方法で
約１，０００人の厚さに被着、パターニングされる（第
４図Ｆ）。
約１，０００人の厚さに被着、パターニングされる（第
４図Ｆ）。
第５図に、このような液晶表示装置（Ｌ ＣＤ）パネル
の等価回路を示す、同図において、マトリックス状に配
列された各ＴＦＴのゲート電極はＸ方向に共通に接続さ
れるとともに、ソース・ドレイン電極ＳＤ１はＹ方向に
共通に接続され、他方のソース・ドレイン電極ＳＤ２が
液晶セル（ＬＣＣ）に接続されている。
の等価回路を示す、同図において、マトリックス状に配
列された各ＴＦＴのゲート電極はＸ方向に共通に接続さ
れるとともに、ソース・ドレイン電極ＳＤ１はＹ方向に
共通に接続され、他方のソース・ドレイン電極ＳＤ２が
液晶セル（ＬＣＣ）に接続されている。
ここで、上記共通接続されたゲート電極ＧＴおよびソー
ス・ドレイン電極ＳＤ１は、それぞれゲート端子ＧＴＴ
およびソース・ドレイン端子ＳＤＴに終端するが、本実
施例では、これらのゲート端子ＧＴＴおよびソース・ド
レイン端子ＳＤＴを、第１図Ａに示すように基板ＳＵＢ
１の端部に沿って設けた短絡回路ＳＴＣにより、予め
短絡しておく。
ス・ドレイン電極ＳＤ１は、それぞれゲート端子ＧＴＴ
およびソース・ドレイン端子ＳＤＴに終端するが、本実
施例では、これらのゲート端子ＧＴＴおよびソース・ド
レイン端子ＳＤＴを、第１図Ａに示すように基板ＳＵＢ
１の端部に沿って設けた短絡回路ＳＴＣにより、予め
短絡しておく。
この状態では、ゲート端子ＧＴＴとソース・ドレイン端
子５Ｉ）Ｔとは常に同電位に保たれるため、この状態で
静電気のチャージが生じるような各種工程を行うことに
より、その間に静電破壊によりＴＦＴが損なわれるのを
防ぐことができる。
子５Ｉ）Ｔとは常に同電位に保たれるため、この状態で
静電気のチャージが生じるような各種工程を行うことに
より、その間に静電破壊によりＴＦＴが損なわれるのを
防ぐことができる。
なお、ゲート端子ＧＴＴおよび短絡回路ＳＴは、前述し
たＴＦＴの製造プロセスにおいて、ゲート電極ＧＴと同
時に、それと一体内に形成される。
たＴＦＴの製造プロセスにおいて、ゲート電極ＧＴと同
時に、それと一体内に形成される。
また、ソース・ドレイン端子ＳＤＴは、ソース・ドレイ
ン電極ＳＤＩと同時に、それと一体内に形成され、特に
別工程は必要としない、なお、ソース・ドレイン端子Ｓ
ＤＴを形成する際には、その一部が短絡回路ＳＴＣに重
なるようにして画材の電気的接続をとる。
ン電極ＳＤＩと同時に、それと一体内に形成され、特に
別工程は必要としない、なお、ソース・ドレイン端子Ｓ
ＤＴを形成する際には、その一部が短絡回路ＳＴＣに重
なるようにして画材の電気的接続をとる。
その後、ラビング等、静電破壊の主たる要因となるよう
な作業が終了した後で、破線で示した位置から短絡回路
ＳＴを除去し、各端子を電気的に分離する。その場合、
第１図Ｂ（第１図ＡのＢＣ−ＢＣ断面図）に示すように
、エツチングにより短絡回路ＳＴのみを除去してもよい
し、同図Ｃ（同上）に示すように、ダイシングまたはス
クライブ法により基板５ＵＢｌごと除去するようにして
もよい。
な作業が終了した後で、破線で示した位置から短絡回路
ＳＴを除去し、各端子を電気的に分離する。その場合、
第１図Ｂ（第１図ＡのＢＣ−ＢＣ断面図）に示すように
、エツチングにより短絡回路ＳＴのみを除去してもよい
し、同図Ｃ（同上）に示すように、ダイシングまたはス
クライブ法により基板５ＵＢｌごと除去するようにして
もよい。
第１図に示した１つのピクセル平面パターンＰＩＸＩは
縦、横の配列ピッチがほぼ同じとなるように設計されて
おり、ドツトの大きさが縦、横同じである単色表示の場
合はそのままのパターンで行、列に配列すれば良い。
縦、横の配列ピッチがほぼ同じとなるように設計されて
おり、ドツトの大きさが縦、横同じである単色表示の場
合はそのままのパターンで行、列に配列すれば良い。
カラー表示の場合、赤、緑及び青等のカラーフィルター
を交互に横方向に配列する場合、すなわち縦ストライプ
の配列では１つのピクセルパターンは第６図Ａに示すよ
うに縦長にされ（ＰＩＸ２）、それと逆の横ストライプ
の配列では第６図Ｂに示すように横長にされる（ＰＩＸ
３）。
を交互に横方向に配列する場合、すなわち縦ストライプ
の配列では１つのピクセルパターンは第６図Ａに示すよ
うに縦長にされ（ＰＩＸ２）、それと逆の横ストライプ
の配列では第６図Ｂに示すように横長にされる（ＰＩＸ
３）。
第７図はこのようにして形成された液晶表示装置パネル
（ＰＮＬ）の等価回路と、その周辺駆動回路を示すもの
である。ＬＶＳはＬＣＤ垂直走査回路であり、ＴＦＴの
ゲート電極に走査スイッチング信号を印加する。ＬＨ５
はＬＣＤ水平走査回路であり、ＴＦＴのソース・ドレイ
ン電極ＳＤＩに順次選択的にビデオ信号を印加する。
（ＰＮＬ）の等価回路と、その周辺駆動回路を示すもの
である。ＬＶＳはＬＣＤ垂直走査回路であり、ＴＦＴの
ゲート電極に走査スイッチング信号を印加する。ＬＨ５
はＬＣＤ水平走査回路であり、ＴＦＴのソース・ドレイ
ン電極ＳＤＩに順次選択的にビデオ信号を印加する。
以上、液晶表示装置に用いた場合を例に説明したが、本
発明はこれに限定されるものではなく、他の平面ディス
プレイ装置等に用いる場合にも同様に適用できる。
発明はこれに限定されるものではなく、他の平面ディス
プレイ装置等に用いる場合にも同様に適用できる。
本発明によれば、製造工程中におけるゲート端子とソー
ス・ドレイン端子間の静電破壊によるＴＦＴの欠陥の発
生を防止することができる。
ス・ドレイン端子間の静電破壊によるＴＦＴの欠陥の発
生を防止することができる。
第１図Ａは本発明の一実施例を示す平面図、同図Ｂ、Ｃ
は短絡回路を除去する方法を示す断面図、第２園は素子
の詳細を示す平面図、第３図はそのｍ −ａｔ断面図、
第４図はＴＦＴの製造方法を説明するための工程断面図
、第５図は同じく等価回路図、第６図はピクセルの他の
構成例を示す平面図、第７図は液晶表示装置パネルおよ
び周辺駆動回路を示す回路図である。 ＧＴＴ・・・ゲート端子、ＳＤＴ・・・ソース・第６図
Ａ
は短絡回路を除去する方法を示す断面図、第２園は素子
の詳細を示す平面図、第３図はそのｍ −ａｔ断面図、
第４図はＴＦＴの製造方法を説明するための工程断面図
、第５図は同じく等価回路図、第６図はピクセルの他の
構成例を示す平面図、第７図は液晶表示装置パネルおよ
び周辺駆動回路を示す回路図である。 ＧＴＴ・・・ゲート端子、ＳＤＴ・・・ソース・第６図
Ａ
Claims (1)
- １、複数のＴＦＴをマトリックス状に配列してなるアク
ティブマトリックス基板の製造方法において、各ＴＦＴ
のゲート端子とソース・ドレイン端子とを共通に接続す
る短絡回路を形成する工程と、後に上記短絡回路を除去
して各端子を電気的に分離する工程とを含むことを特徴
とするＴＦＴアクティブマトリックス基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225913A JPS6381975A (ja) | 1986-09-26 | 1986-09-26 | Ｔｆｔアクテイブマトリツクス基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225913A JPS6381975A (ja) | 1986-09-26 | 1986-09-26 | Ｔｆｔアクテイブマトリツクス基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6381975A true JPS6381975A (ja) | 1988-04-12 |
Family
ID=16836847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61225913A Pending JPS6381975A (ja) | 1986-09-26 | 1986-09-26 | Ｔｆｔアクテイブマトリツクス基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6381975A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237086A (ja) * | 1987-03-26 | 1988-10-03 | セイコーインスツルメンツ株式会社 | 電気光学装置 |
| JPH05313194A (ja) * | 1992-05-13 | 1993-11-26 | Nec Kagoshima Ltd | 薄膜トランジスタアレイ基板の製造方法 |
| US5436182A (en) * | 1992-05-19 | 1995-07-25 | Casio Comupter Co., Ltd. | Method of manufacturing thin film transistor panel |
-
1986
- 1986-09-26 JP JP61225913A patent/JPS6381975A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237086A (ja) * | 1987-03-26 | 1988-10-03 | セイコーインスツルメンツ株式会社 | 電気光学装置 |
| JPH05313194A (ja) * | 1992-05-13 | 1993-11-26 | Nec Kagoshima Ltd | 薄膜トランジスタアレイ基板の製造方法 |
| US5436182A (en) * | 1992-05-19 | 1995-07-25 | Casio Comupter Co., Ltd. | Method of manufacturing thin film transistor panel |
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