JPH05313194A - 薄膜トランジスタアレイ基板の製造方法 - Google Patents
薄膜トランジスタアレイ基板の製造方法Info
- Publication number
- JPH05313194A JPH05313194A JP11945092A JP11945092A JPH05313194A JP H05313194 A JPH05313194 A JP H05313194A JP 11945092 A JP11945092 A JP 11945092A JP 11945092 A JP11945092 A JP 11945092A JP H05313194 A JPH05313194 A JP H05313194A
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- JP
- Japan
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- thin film
- array substrate
- film
- periphery
- substrate
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- Pending
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Abstract
(57)【要約】
【目的】ＴＦＴアレイ基板周辺部でのチャージアップを
防止し、ＴＦＴアレイの歩留を向上する。 【構成】ＴＦＴアレイ基板の製造の際に、ＴＦＴアレイ
基板周辺部のゲート電極用第１金属薄膜とソース・ドレ
イン電極用第２金属薄膜とを接続したことを特徴とす
る。
防止し、ＴＦＴアレイの歩留を向上する。 【構成】ＴＦＴアレイ基板の製造の際に、ＴＦＴアレイ
基板周辺部のゲート電極用第１金属薄膜とソース・ドレ
イン電極用第２金属薄膜とを接続したことを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、カラー液晶ディスプレ
イを構成する薄膜トランジスタ（ＴＦＴ）アレイ基板の
製造方法に関する。
イを構成する薄膜トランジスタ（ＴＦＴ）アレイ基板の
製造方法に関する。
【０００２】
【従来の技術】従来、逆スタガー構造のＴＦＴアレイ
は、図２に示すようにガラス基板１上にゲート電極・配
線となる第１の金属薄膜（Ｃｒ，Ａｌ等）２をスパッタ
法で被着し、フォトリソグラフ技術で所定のパターン化
をする。次にゲート絶縁膜３、半導体膜４をスパッタ法
あるいはプラズマＣＶＤ法で被着し、フォトリソグラフ
技術で所定のパターン化をする。次にソース・ドレイン
電極配線となる第２の金属薄膜（Ｃｒ，Ａｌ等）５をス
パッタ法で被着し、フォトリソグラフ技術で所定のパタ
ーン化をする。さらに図示はしていないが順次表示電極
用ＩＴＯ膜の被着，パターン化，ＴＦＴ素子部パシベー
ション膜の被着，パターン化を行なう工程を経て製造さ
れている。この工程の中でＴＦＴ素子が静電気等の衝撃
で特性変化しないようにＴＦＴアレイ外周部のゲート配
線，ドレイン配線それぞれにダイオード等の保護素子お
よび２００〜４００ＫΩの抵抗体を同時に形成してい
る。
は、図２に示すようにガラス基板１上にゲート電極・配
線となる第１の金属薄膜（Ｃｒ，Ａｌ等）２をスパッタ
法で被着し、フォトリソグラフ技術で所定のパターン化
をする。次にゲート絶縁膜３、半導体膜４をスパッタ法
あるいはプラズマＣＶＤ法で被着し、フォトリソグラフ
技術で所定のパターン化をする。次にソース・ドレイン
電極配線となる第２の金属薄膜（Ｃｒ，Ａｌ等）５をス
パッタ法で被着し、フォトリソグラフ技術で所定のパタ
ーン化をする。さらに図示はしていないが順次表示電極
用ＩＴＯ膜の被着，パターン化，ＴＦＴ素子部パシベー
ション膜の被着，パターン化を行なう工程を経て製造さ
れている。この工程の中でＴＦＴ素子が静電気等の衝撃
で特性変化しないようにＴＦＴアレイ外周部のゲート配
線，ドレイン配線それぞれにダイオード等の保護素子お
よび２００〜４００ＫΩの抵抗体を同時に形成してい
る。
【０００３】
【発明が解決しようとする課題】上述した従来のＴＦＴ
アレイ基板の製造方法において、ＴＦＴアレイ基板周辺
部はスパッタおよびプラズマＣＶＤでの成膜状態のまま
になっているため、ゲート電極用第１の金属薄膜とソー
ス・ドレイ電極用第２の金属薄膜が接触しない状態つま
り金属膜，絶縁膜，金属膜の積層構造となっていた。
アレイ基板の製造方法において、ＴＦＴアレイ基板周辺
部はスパッタおよびプラズマＣＶＤでの成膜状態のまま
になっているため、ゲート電極用第１の金属薄膜とソー
ス・ドレイ電極用第２の金属薄膜が接触しない状態つま
り金属膜，絶縁膜，金属膜の積層構造となっていた。
【０００４】このため表示電極形成工程からパシベーシ
ョン膜形成工程においてＴＦＴアレイ基板周辺部でチャ
ージアップし、基板周辺部に接続した２００〜４００Ｋ
Ωの抵抗体を介してＴＦＴアレイ部に電流が流れる。こ
れによりその抵抗体の破壊あるいは保護素子の破壊、さ
らにＴＦＴ素子の特性変化（Ｖｔｈシフト）を生じ、Ｔ
ＦＴアレイの歩留を低下させる要因の１つになってい
た。
ョン膜形成工程においてＴＦＴアレイ基板周辺部でチャ
ージアップし、基板周辺部に接続した２００〜４００Ｋ
Ωの抵抗体を介してＴＦＴアレイ部に電流が流れる。こ
れによりその抵抗体の破壊あるいは保護素子の破壊、さ
らにＴＦＴ素子の特性変化（Ｖｔｈシフト）を生じ、Ｔ
ＦＴアレイの歩留を低下させる要因の１つになってい
た。
【０００５】
【課題を解決するための手段】本発明は、ＴＦＴアレイ
基板の製造の際にゲート電極を形成する第１の金属薄膜
とソース・ドレイン電極を形成する第２の金属薄膜とを
ガラス基板の周辺で接続することを特徴とする。これに
より、ＴＦＴアレイ基板周辺部でのチャージアップを防
止する。
基板の製造の際にゲート電極を形成する第１の金属薄膜
とソース・ドレイン電極を形成する第２の金属薄膜とを
ガラス基板の周辺で接続することを特徴とする。これに
より、ＴＦＴアレイ基板周辺部でのチャージアップを防
止する。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例のＴＦＴアレイ基板周
辺部の断面図である。半導体膜４およびゲート絶縁膜３
をパターン化する工程でＴＦＴアレイ部のフォトレジス
トを露光するのと別に基板周辺部に対してもゲート電極
用第１の金属薄膜２の内側までフォトレジストを周辺露
光し、エッチング工程で基板周辺部もエッチング除去
し、ゲート電極用第１金属薄膜２を露出させる。次にソ
ース・ドレイン電極用第２金属薄膜５をスパッタし、Ｔ
ＦＴアレイ基板周辺部の露出したゲート電極用第１金属
薄膜２と接続させる。
る。図１は本発明の第１の実施例のＴＦＴアレイ基板周
辺部の断面図である。半導体膜４およびゲート絶縁膜３
をパターン化する工程でＴＦＴアレイ部のフォトレジス
トを露光するのと別に基板周辺部に対してもゲート電極
用第１の金属薄膜２の内側までフォトレジストを周辺露
光し、エッチング工程で基板周辺部もエッチング除去
し、ゲート電極用第１金属薄膜２を露出させる。次にソ
ース・ドレイン電極用第２金属薄膜５をスパッタし、Ｔ
ＦＴアレイ基板周辺部の露出したゲート電極用第１金属
薄膜２と接続させる。
【０００７】これによりソース・ドレイン電極パターン
形成以降の工程において、ＴＦＴアレイ基板周辺部での
チャージアップはなく、抵抗体，保護素子の破壊，ＴＦ
Ｔ素子の特性変化は皆無になった。なお、第１金属薄膜
と第２金属薄膜との接続部は、カラー液晶ディスプレイ
を形成する最後の工程で周辺部を切断することにより分
離される。
形成以降の工程において、ＴＦＴアレイ基板周辺部での
チャージアップはなく、抵抗体，保護素子の破壊，ＴＦ
Ｔ素子の特性変化は皆無になった。なお、第１金属薄膜
と第２金属薄膜との接続部は、カラー液晶ディスプレイ
を形成する最後の工程で周辺部を切断することにより分
離される。
【０００８】次に、本発明の第２の実施例について説明
する。断面構造は第１の実施例と同様であるが、ゲート
電極用第１金属薄膜２を露出させる方法としてゲート絶
縁膜および半導体膜被着時にポリイミド膜で被覆したス
テンレス板を使用したマスクスパッタ，マスクＣＶＤを
実施し、ゲート電極用第１金属薄膜２の内側にしか被着
しないようにした。ソース・ドレイン電極形成工程以降
は第１の実施例と同様であり効果も同一である。ただし
本実施例ではゲート絶縁膜，半導体膜のパターン化工程
で基板周辺のフォトレジストを周辺露光する必要がない
利点がある。
する。断面構造は第１の実施例と同様であるが、ゲート
電極用第１金属薄膜２を露出させる方法としてゲート絶
縁膜および半導体膜被着時にポリイミド膜で被覆したス
テンレス板を使用したマスクスパッタ，マスクＣＶＤを
実施し、ゲート電極用第１金属薄膜２の内側にしか被着
しないようにした。ソース・ドレイン電極形成工程以降
は第１の実施例と同様であり効果も同一である。ただし
本実施例ではゲート絶縁膜，半導体膜のパターン化工程
で基板周辺のフォトレジストを周辺露光する必要がない
利点がある。
【０００９】
【発明の効果】以上説明したように本発明は、ＴＦＴア
レイ基板周辺部でゲート電極用第１金属薄膜とソース・
ドレイン電極用第２金属薄膜とを接続させているので、
表示電極工程以降においてＴＦＴアレイ基板周辺部もチ
ャージアップすることなく、抵抗体，保護素子の破壊お
よびＴＦＴ素子の特性変化の発生は皆無となった。本発
明のＴＦＴアレイの製造方法により従来に比べて歩留が
２０％向上する効果となった。
レイ基板周辺部でゲート電極用第１金属薄膜とソース・
ドレイン電極用第２金属薄膜とを接続させているので、
表示電極工程以降においてＴＦＴアレイ基板周辺部もチ
ャージアップすることなく、抵抗体，保護素子の破壊お
よびＴＦＴ素子の特性変化の発生は皆無となった。本発
明のＴＦＴアレイの製造方法により従来に比べて歩留が
２０％向上する効果となった。
【図１】本発明の第１の実施例のＴＦＴアレイ基板周辺
部の断面図である。
部の断面図である。
【図２】従来のＴＦＴアレイ基板周辺部の断面図であ
る。
る。
１ ガラス基板 ２ 第１金属薄膜 ３ ゲート絶縁膜 ４ 半導体膜 ５ 第２金属薄膜
Claims (1)
- 【請求項１】 ガラス基板上に金属薄膜，透明導電膜，
透明絶縁膜および半導体薄膜を積層し、パターン形成す
る薄膜トランジスタアレイ基板の製造方法において、ゲ
ート電極を形成する第１の金属薄膜と、ソース・ドレイ
ン電極を形成する第２の金属薄膜とをガラス基板の周辺
で接続することを特徴とする薄膜トランジスタアレイ基
板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11945092A JPH05313194A (ja) | 1992-05-13 | 1992-05-13 | 薄膜トランジスタアレイ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11945092A JPH05313194A (ja) | 1992-05-13 | 1992-05-13 | 薄膜トランジスタアレイ基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05313194A true JPH05313194A (ja) | 1993-11-26 |
Family
ID=14761696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11945092A Pending JPH05313194A (ja) | 1992-05-13 | 1992-05-13 | 薄膜トランジスタアレイ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05313194A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002250929A (ja) * | 2001-02-26 | 2002-09-06 | Optrex Corp | 反射型液晶表示パネル用マザー基板 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6381975A (ja) * | 1986-09-26 | 1988-04-12 | Hitachi Ltd | Ｔｆｔアクテイブマトリツクス基板の製造方法 |
| JPH021826A (ja) * | 1988-06-10 | 1990-01-08 | Mitsubishi Electric Corp | マトリクス型表示装置の製造方法 |
| JPH02203380A (ja) * | 1988-12-21 | 1990-08-13 | Toshiba Corp | 液晶表示素子の製造方法 |
-
1992
- 1992-05-13 JP JP11945092A patent/JPH05313194A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6381975A (ja) * | 1986-09-26 | 1988-04-12 | Hitachi Ltd | Ｔｆｔアクテイブマトリツクス基板の製造方法 |
| JPH021826A (ja) * | 1988-06-10 | 1990-01-08 | Mitsubishi Electric Corp | マトリクス型表示装置の製造方法 |
| JPH02203380A (ja) * | 1988-12-21 | 1990-08-13 | Toshiba Corp | 液晶表示素子の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002250929A (ja) * | 2001-02-26 | 2002-09-06 | Optrex Corp | 反射型液晶表示パネル用マザー基板 |
| JP4717231B2 (ja) * | 2001-02-26 | 2011-07-06 | オプトレックス株式会社 | 反射型液晶表示パネル用マザー基板 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980714 |