JP2002116714A

JP2002116714A - 液晶表示装置のｔｆｔアレイ基板およびその製造方法

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Publication number: JP2002116714A
Application number: JP2000306209A
Authority: JP
Inventors: Takuji Yoshida; 卓司吉田; Nobuhiro Nakamura; 伸宏中村; Kazuhiro Kobayashi; 和弘小林
Original assignee: Advanced Display Inc
Current assignee: Advanced Display Inc
Priority date: 2000-10-05
Filing date: 2000-10-05
Publication date: 2002-04-19
Anticipated expiration: 2020-10-05
Also published as: JP4693219B2

Abstract

(57)【要約】【課題】従来は５〜６回必要であった写真製版の工程
を３〜４回に削減でき、かつ製造不良の少なく高歩留ま
りなＴＦＴアレイ基板製造工程を実現し、製造コストの
低いＴＦＴアレイ基板および液晶表示装置を提供する。【解決手段】絶縁性基板上に少なくとも第１の導電
膜、絶縁膜、半導体層、第２の導電膜および第３の導電
膜（または反射膜）を有するＴＦＴアレイ基板の製造方
法において、第２の導電膜、半導体層および絶縁膜を１
回の写真製版工程でパターニングするとともに、第２の
導電膜をオーバーエッチする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置およ
びその製造方法に関する。さらに詳しくは、薄膜トラン
ジスタアレイ基板（以下、ＴＦＴアレイ基板という）を
用いた液晶表示装置およびＴＦＴアレイ基板の製造方法
に関する。

【０００２】

【従来の技術】通常、液晶表示装置は、対向する２枚の
基板間に液晶を挟持して構成され、この液晶に電圧を印
加することによって表示を得ている。液晶に電圧を印加
する方法はいくつかあるが、なかでも、一方の基板上に
多数の画素電極をマトリックス状に配列し、さらに各画
素電極ごとにＦＥＴ（電界効果トランジスタ）などの非
線形特性を有する能動素子を設け、これら能動素子のス
イッチング動作によって各画素電極に電位を与えて液晶
に電圧を印加するアクティブマトリックス液晶表示装置
は、良好な画質が得られるため広く適用されている。特
に、能動素子として薄膜トランジスタ（以下、ＴＦＴと
いう）を使用するＴＦＴ液晶表示装置は、多階調、高コ
ントラストの表示が可能であり、好んで使用されてい
る。

【０００３】このＴＦＴ液晶表示装置において、ＴＦＴ
を有する基板（以下、ＴＦＴアレイ基板という）の製造
には、通常、写真製版法が用いられる。

【０００４】写真製版法は、薄膜上に塗布したフォトレ
ジストの一部を露光および現像によって除去してレジス
トパターンとし、レジストパターンに覆われていない部
分の薄膜をエッチングによって除去して、薄膜による微
細なパターンを形成する（以下、パターニングという）
手法である。

【０００５】写真製版法は数μｍ程度の高精度の加工が
可能である反面、高価な露光装置や感光剤などを必要と
することから、コストが高くなるというデメリットも有
する。このため、ＴＦＴアレイ基板の製造工程において
写真製版の回数を低減することは、製造コストの低減に
つながり重要である。

【０００６】図１８〜図２２を使用して、従来の技術に
よるＴＦＴアレイ基板の製造工程を説明する。図１８〜
図２２は、ＴＦＴアレイ基板上の一画素電極およびＴＦ
Ｔについて、その製造方法を示した図である。

【０００７】まず、ガラスなどの透明絶縁基板上に、ス
パッタなどによってＣｒ、Ａｌ、Ｍｏなどの導電膜１を
１００〜５００ｎｍ程度堆積させる。次に、第１の写真
製版工程によって導電膜１をパターニングし、ゲート信
号線５１、共通蓄積容量線５２などを形成する。この状
態が図１８である。

【０００８】次に、ＣＶＤなどにより、まずＳｉＮ、Ｓ
ｉＯ₂などの絶縁膜２を、つぎにＳｉなどの半導体層３
を、連続して成膜する。絶縁膜２の厚さは１００〜８０
０ｎｍ程度、半導体膜３の厚さは５０〜３００ｎｍ程度
である。半導体層３は、ａ−Ｓｉなどの上部に電気接続
性を高めるためのｎ−ａ−Ｓｉなどを堆積させた２層構
造となっているのが通常であるが、ここではこれらを一
括して半導体層３とする。次に、第２の写真製版工程に
より半導体層３をパターニングし、トランジスタ部５３
を形成する。この状態が図１９である。

【０００９】さらに、第３の写真製版工程により絶縁膜
２の一部を除去するパターニングを行ない、コンタクト
ホールとする。コンタクトホールは、ＴＦＴアレイ基板
の表示領域外に位置する端子部に形成されるため、図示
されてはいない。

【００１０】次に、スパッタによりＩＴＯ（インジウム
スズ酸化物）などの透明導電膜５ａを１０〜２００ｎｍ
程度堆積させる。第４の写真製版工程によって、透明導
電膜５ａのパターニングを行ない画素電極５６を形成す
る。この状態が図２０である。

【００１１】さらに、スパッタなどで導電膜４を５０〜
６００ｎｍ程度堆積させ、第５の写真製版工程によりパ
ターニングを行ない、ソース信号線５７、ドレイン電極
５９などを形成する。ソース信号線５７、ドレイン電極
５９の形成後に、チャネル部６１の半導体層３をハーフ
エッチングして導電性の高いｎ−ａ−Ｓｉを除去するこ
とにより、ＴＦＴが完成する。この状態が図２１であ
る。

【００１２】その後、通常は、ＣＶＤなどにより、ＴＦ
Ｔの保護などを目的としたＳｉＮなどの絶縁膜６を５０
〜１０００ｎｍ堆積させる。最後に、第６の写真製版工
程によって絶縁膜６の一部を除去するパターニングを行
ない、端子部のコンタクトホールと、画素電極上の枠開
け構造を形成する。この状態が図２２（ｂ）である。な
お、絶縁膜６の堆積および第６の写真製版工程は行なわ
ない場合もある。

【００１３】以上説明したように、従来の技術によるＴ
ＦＴアレイ基板の製造には５〜６回の写真製版工程を要
しており、高価な露光装置や感光剤が多数あるいは大量
に必要であって、製造コストの上昇につながっていた。

【００１４】写真製版の工程を削減し、４回の写真製版
工程でＴＦＴアレイ基板を製造する方法が、特開昭６１
−１８８９６７号公報明細書に開示されている。この製
造方法を、図２３を用いて説明する。

【００１５】この製造方法では、まず第１の写真製版工
程によってゲート信号線５１、共通蓄積容量線５２など
を形成する。次に、絶縁膜２、半導体層３および導電膜
４を連続して成膜し、第２の写真製版工程によってこれ
ら絶縁膜２、半導体層３および導電膜４の不要部分を除
去する。その後、透明導電膜５ａを堆積させ、第３の写
真製版工程によって、透明導電膜５ａおよび導電膜４の
不要部分を除去する。この状態が図２３に示してある。
最後に、保護用の絶縁膜６を形成し、第４の写真製版工
程によって絶縁膜６の一部を除去する。

【００１６】この製造方法では、絶縁膜２、半導体層３
および導電膜４のパターニングを１回の写真製版工程に
よって行なうことにより、合計４回の写真製版工程でＴ
ＦＴアレイ基板を製造することを可能としている。しか
し、パターニングにおいて行なわれるエッチングの手
法、条件などが絶縁膜２、半導体層３および導電膜４ご
とに異なっていること、またエッチング液やエッチング
ガスの濃度、温度などといったエッチング条件をＴＦＴ
アレイ基板の全面において均一に保つことは難しいこ
と、などから、各膜、各層そしてＴＦＴアレイ基板上の
位置によってエッチング量に差が生じ、図２３に示した
ように、導電膜４が大きめに残って絶縁膜２、半導体層
３上ではみ出し、庇形状を形成することがある。

【００１７】庇形状が形成された場合、続く工程での透
明導電膜５ａの堆積時に段切れＧが発生して、製品不良
となってしまう。庇形状がＴＦＴアレイ基板表面のごく
１部分にでも存在すると、製品として使用することはで
きない。したがって、この製造方法には、歩留まりが極
めて低くなるといった問題がある。

【００１８】つまり、この製造方法は、せっかく写真製
版工程を４回に削減したにもかかわらず、かえって製造
コストが上昇しかねないという課題を有している。

【００１９】

【発明が解決しようとする課題】本発明は、以上の課題
を解決するものであり、従来は５〜６回必要であった写
真製版の工程を３〜４回に削減でき、かつ製造不良の少
なく高歩留まりなＴＦＴアレイ基板製造工程を実現し、
製造コストの低いＴＦＴアレイ基板および液晶表示装置
を提供することを目的とする。

【００２０】

【課題を解決するための手段】本発明は、絶縁性基板上
に少なくとも第１の導電膜、第１の絶縁膜、半導体層、
第２の導電膜および第３の導電膜（または反射膜）をこ
の順に設けてなるＴＦＴアレイ基板において、第１の絶
縁膜、半導体層および第２の導電膜を同一のレジストパ
ターンによりパターニングし、かつパターニング時にオ
ーバーエッチをかけることにより、第３の導電膜（また
は反射膜）堆積時の段切れを防止した。

【００２１】また、第２の導電膜および第３の導電膜
（または反射膜）をエッチングする際に第１の導電膜が
同時にエッチングされてしまうことのないように、材料
およびエッチング手法を選定した。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態を、図
を用いて説明する。

【００２３】実施の形態１本発明の第１の実施の形態を、図１〜図４を用いて説明
する。図１〜図４は、ＴＦＴアレイ基板上の一画素電極
およびＴＦＴについて、その製造方法を示した図であ
る。

【００２４】まず、ガラスなどの透明絶縁基板上に、ス
パッタなどにより導電膜１を５０〜１０００ｎｍ程度堆
積させる。導電膜１は低抵抗なものが好ましく、Ａｌ、
Ｃｒ、Ｔａ、Ｍｏなどが使用される。本実施の形態で
は、一例としてＡｌ上にＡｌ窒化物を形成したものを使
用した。

【００２５】Ａｌ上にＡｌ窒化物を堆積させるのは、次
の理由によるものである。導電膜１をパターニングして
ゲート信号線の端子部が形成されるが、表面にＡｌが露
出した状態のままでは自然酸化膜の形成による抵抗増大
が生じやすい。そこで対策として、後の工程で堆積させ
るＩＴＯの膜によってゲート信号線の端子部を被覆する
ことが望ましい。しかし、ＡｌとＩＴＯとを直接接触さ
せると、Ａｌ酸化膜が形成されかえって接触抵抗が増大
してしまう。Ａｌ上にＡｌ窒化物を形成しておくこと
で、ＩＴＯの酸素がＡｌに侵入することを防止でき、酸
化膜の形成による接触抵抗の増大のない安定した端子部
が形成できる。

【００２６】次に、第１の写真製版工程により、導電膜
１のパターニングを行ない、ゲート信号線５１、ゲート
信号線の端子部および共通蓄積容量線５２を形成する。
この状態を図１に示す。なおゲート信号線の端子部は、
図１の領域外に位置するため図示されていない。

【００２７】図１では、共通蓄積容量線５２の集合引き
出し部５２ａと各配線部５２ｂとが接続されているが、
集合引き出し部５２ａと各配線部５２ｂとを分離させて
おき、あとの工程で堆積させるＩＴＯ（透明導電膜５
ａ）により両者をを電気的に接続するようにするとよ
い。集合引き出し部５２ａと各配線部５２ｂとを分離さ
せることにより、この部分の容量を小さくすることがで
き、のちの工程で導電膜４を堆積させる場合に、共通蓄
積容量線５２と導電膜４との電位が異なることによって
生じる絶縁破壊を防ぐことができる。

【００２８】次に、ＣＶＤなどにより、ＳｉＮなどの絶
縁膜２を１００〜８００ｎｍ程度堆積させ、続いて半導
体層３を堆積させる。半導体層３は、Ｓｉなどの半導体
層を３０〜５００ｎｍ程度、Ｐなどをドープしたｎ型の
Ｓｉなどを５〜２００ｎｍ程度堆積させてなる。さら
に、スパッタなどにより導電膜４を５０〜１０００ｎｍ
程度堆積させる。

【００２９】導電膜４はゲート信号線に使用される材料
（つまり導電膜１）とは別種の材料とし、導電膜４のエ
ッチング時にゲート信号線が同時にエッチングされてし
まわないようにすることが好ましい。ただし、導電膜４
の膜厚が十分小さい場合には、導電膜１と導電膜４を同
種の材料とすることも可能である。本実施の形態では、
一例としてＣｒを２００ｎｍ程度堆積させた。

【００３０】次に、第２の写真製版工程でトランジスタ
部５３、ソース信号線部５４、蓄積容量部５５の形成を
行なう。この状態が図２である。図２を参照して、この
第２の写真製版工程を詳しく説明する。

【００３１】まず導電膜４上にフォトレジストを塗布、
露光と現像を行ない所定のパターンを有するレジストパ
ターンを形成する。このレジストパターンを使用して、
導電膜４をエッチングする。エッチングにはドライ法と
ウェット法の２通りがあるが、ここでは硝酸第二セリウ
ムアンモニウムを含んだ酸性のエッチング液でウェット
エッチングを行なう。

【００３２】エッチングは、通常、エッチングによって
形成される導電膜４のパターンが、レジストパターンと
完全に一致するように実施される。このときのエッチン
グ処理の時間を、ジャストエッチ時間という。本実施の
形態では、エッチング処理の時間をジャストエッチ時間
よりも長くする（オーバーエッチする）ことにより、導
電膜４のパターンをレジストパターンよりも小さく形成
する。前記した庇形状の形成を防止するために、オーバ
ーエッチは、少なくともジャストエッチ時間の２０％以
上かけることが望ましい。

【００３３】次に、同じレジストパターンで、半導体層
３および絶縁膜２をエッチングする。エッチングにはド
ライ法とウェット法とがあるが、ここではドライエッチ
ング法で、半導体層３および絶縁膜２を連続してエッチ
ングする。

【００３４】すでに説明したように、このエッチングに
よるパターン形成時に導電膜４、半導体膜３、絶縁膜２
の断面に庇形状が形成されると、続く工程で透明導電膜
５ａを成膜する際に段切れが生じ、製品不良となってし
まう。特に、導電膜４のエッチングと半導体膜３および
絶縁膜２のエッチングとは、エッチング手法が異なり、
別個のエッチング装置によって行なわれることが多いた
め、エッチング精度の違いから導電膜４と半導体膜３お
よび絶縁膜２のあいだにエッチング量の差が生じ、ＴＦ
Ｔアレイ基板上の一部で庇形状が形成されやすい。

【００３５】そこで、本実施の形態では、導電膜４にオ
ーバーエッチをかけることにより、導電膜４のパターン
を半導体層３および絶縁膜２のパターンよりも少なくと
も０．１μｍ以上、好ましくは０．５μｍ以上小さく
し、ＴＦＴアレイ基板の全領域で、庇形状が形成される
ことがないようにした。同じ理由から、半導体層３のパ
ターンは絶縁膜２のパターンと少なくとも同じ寸法、好
ましくは０．１μｍ以上小さく形成することが望まし
い。

【００３６】段切れ防止の方法としては、導電膜４、半
導体膜３、絶縁膜２のパターンの側面を、それぞれＴＦ
Ｔ基板に対し８５°以下の角度を有する傾斜面とするこ
とも同様の効果がある。

【００３７】また、このとき、蓄積容量部５５の半導体
層３のパターンは、トランジスタ部５３およびソース信
号線部５４の半導体層３のパターンと分離している必要
がある。もし、蓄積容量部５５の半導体層３とトランジ
スタ部５３およびソース信号線部５４の半導体層３がつ
ながっていると、半導体層３を通して、画素電極に蓄積
された電荷がリークしてしまうからである。

【００３８】また、トランジスタ部５３とソース信号線
部５４との接続部分の半導体層３は、ゲート信号線５１
上でかつゲート信号線５１のパターンからはみ出さない
ことが望ましい。これは、次の理由によるものである。

【００３９】液晶表示装置として本発明のＴＦＴアレイ
基板を使用する場合、基板の裏面（断面図の下方）から
光が照射されることになる。このとき、ゲート信号線５
１のパターンからはみ出した半導体層３には光が当た
り、励起して導電体となる。もし、トランジスタ部５３
とソース信号線部５４との接続部分の半導体層３が、ゲ
ート信号線５１のパターンからはみ出していると、この
部分の半導体層３（光励起して導電体となる）を通っ
て、画素に蓄積された電荷がソース信号線へとリーク
（光リーク）し画質の劣化をもたらす。トランジスタ部
５３とソース信号線部５４との接続部分の半導体層３
を、ゲート信号線５１からはみ出さないように形成し、
光が当たることを防止することにより、この光リークに
よる画質劣化を防ぐことができる。

【００４０】次に、ＩＴＯなどの透明導電膜５ａをスパ
ッタなどにより１０〜５００ｎｍ程度堆積させる。次
に、第３の写真製版工程によってパターニングを行な
い、画素電極５６、ソース信号線５７、ソース電極６２
およびドレイン電極５９を形成する。この状態が図３で
ある。図３を参照して、第３の写真製版工程を詳しく説
明する。

【００４１】まず、透明導電膜５ａをエッチングする。
次に、導電膜４を硝酸第二セリウムアンモニウムでエッ
チングし、さらに半導体層３をハーフエッチし上部のｎ
型Ｓｉを取り除く。チャネル部６１の導電膜４および半
導体層３上部のｎ型Ｓｉが取り除かれＴＦＴが完成す
る。なお、各エッチングの際、ゲート配線５１がエッチ
ングされないよう、ゲート配線５１、透明導電膜５ａお
よび導電膜４の材料あるいはエッチングの手法を選択す
ることが望ましい。

【００４２】ソース電極６２およびドレイン電極５９の
パターンはゲート信号線５１との短絡を避けるため、少
なくとも絶縁膜２のパターンよりも内側に形成する必要
がある。加工装置の精度を考慮すると、１μｍ以上は内
側に形成することが好ましい。ソース信号線５７の幅
は、第２の写真製版工程で形成したソース信号線部５４
より大きくしても、小さくしても、同一にしてもよい。

【００４３】この状態から、ＴＦＴの半導体層３を表面
酸化させることで、ＴＦＴアレイ基板として使用するこ
とが可能である。

【００４４】本実施の形態では、さらに、ＴＦＴの保護
およびゲート信号線、ソース信号線の電位が直接液晶に
印加されることによる悪影響を緩和するために、第２の
絶縁膜６を堆積させる。第４の写真製版工程によって絶
縁膜６の一部を除去することにより、端子部のコンタク
トホールと、画素電極上の枠開け構造を形成する。この
状態が図４（ｂ）である。

【００４５】絶縁膜６は誘電率の低い材料であることが
好ましい。これは、画素電極５６とソース信号線５７と
の間に形成される容量を小さくすることで、ソース信号
線５７の負荷が小さくなるからである。

【００４６】また、この絶縁膜６が遮光性のある物質で
あれば、画素電極の周辺部分に生じる液晶の配向異常領
域を遮光することが可能となり、開口率の高く、高輝度
の液晶表示装置が得られる。

【００４７】もちろん、この絶縁膜６は絶縁膜２と同じ
材料であっても問題はない。

【００４８】以上述べてきたとおり、本実施の形態によ
れば、従来は６回の写真製版工程が必要であったＴＦＴ
アレイ基板の製造を４回の写真製版工程で行なうことが
でき、高価な露光装置および感光剤の使用回数を減らす
ことができるとともに、段切れによる製品不良を防止す
ることが可能であるため、製造コストを大幅に低減する
ことができる。

【００４９】なお、本実施の形態では、画質を向上させ
るための蓄積容量を共通蓄積配線を用いて形成する方法
を採用したが、蓄積容量を形成しない場合、または蓄積
容量をゲート信号線上に形成する場合についてもまった
く同様の工程でＴＦＴアレイ基板を製造することができ
ることはいうまでもない。

【００５０】実施の形態２本発明の第２の実施の形態を、図５〜図７を用いて説明
する。本実施の形態は、反射型液晶表示装置に関するも
のであり、ＴＦＴアレイ基板内に反射板を備えている。

【００５１】ガラスなどの絶縁基板の上に、スパッタな
どにより導電膜１を５０〜１０００ｎｍ程度堆積させ
る。導電膜１は低抵抗なものが好ましく、Ａｌ、Ｃｒ、
Ｔａ、Ｍｏなどが使用される。本実施の形態ではＣｒを
３００ｎｍ程度堆積させる。次に第１の写真製版工程に
より、ゲート信号線５１、共通蓄積容量線５２を形成す
る。この状態が図５である。

【００５２】次にＣＶＤなどにより、ＳｉＮなどの絶縁
膜２を１００〜８００ｎｍ程度堆積させ、続いて半導体
層３を堆積させる。半導体層３は、Ｓｉなどの半導体層
を３０〜５００ｎｍ程度、Ｐなどをドープしたｎ型のＳ
ｉなどを５〜２００ｎｍ程度堆積させてなる。さらに、
スパッタなどにより導電膜４を５０〜１０００ｎｍ程度
堆積させる。

【００５３】導電膜４はゲート信号線に使用される材料
（つまり導電膜１）とは別種の材料とし、導電膜４のエ
ッチング時にゲート信号線が同時にエッチングされてし
まわないようにすることが好ましい。ただし、導電膜４
の膜厚が十分小さい場合には、導電膜１と導電膜４を同
種の材料とすることも可能である。本実施の形態では、
一例としてＭｏを１００ｎｍ程度堆積させた。

【００５４】次に、第２の写真製版工程で、まずウェッ
トまたはドライエッチングにより導電膜４をエッチング
し、つぎに半導体層３、絶縁膜２をエッチングして、ト
ランジスタ部５３、ソース信号線部５４、蓄積容量部５
５を形成する。この状態が図６である。

【００５５】次にスパッタなどの方法で反射率の高い材
料を堆積させ反射膜５ｂを形成する。反射膜５ｂの材料
としては、Ａｌ、Ａｇなどが一般的であるが、反射型液
晶表示装置の場合には、反射膜５ｂが導電性である必要
はない。本実施の形態では、一例としてＡｌを１００ｎ
ｍ堆積させた。

【００５６】次に第３の写真製版工程により、反射膜５
ｂおよび導電膜４を同時にエッチングし、画素電極５６
およびソース信号線５７を形成する。エッチングには、
燐酸系のエッチング液を使用した。さらにチャネル部６
１の半導体層３をハーフエッチすることによりＴＦＴが
完成する。この状態が図７である。チャネル部６１の半
導体層３を酸化させることで、保護膜の形成工程を省略
する。

【００５７】以上述べたとおり、本実施の形態によれ
ば、従来５回の写真製版工程が必要であったＴＦＴアレ
イ基板の製造を、３回の写真製版工程で行なうことがで
き、高価な露光装置および感光剤の使用回数が減るた
め、製造コストを低減することができる。

【００５８】なお、本実施の形態では、画質を向上させ
るための蓄積容量を共通蓄積配線を用いて形成する方法
を採用したが、蓄積容量を形成しない場合、または蓄積
容量をゲート信号線上に形成する場合についてもまった
く同様の工程でＴＦＴアレイ基板を製造することができ
ることはいうまでもない。

【００５９】実施の形態３本発明の第３の実施の形態を、図８〜図１１を用いて説
明する。本実施の形態は、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−
Ｓｗｉｔｃｈｉｎｇ）型の液晶表示装置およびそのＴＦ
Ｔアレイ基板に関するものである。

【００６０】まず、ガラスなどの透明絶縁基板上に、ス
パッタなどにより導電膜１を５０〜１０００ｎｍ程度堆
積させる。導電膜１は低抵抗なものが好ましく、Ａｌ、
Ｃｒ、Ｔａ、Ｍｏなどが使用される。本実施の形態で
は、一例としてＡｌを２００ｎｍ程度堆積させた。

【００６１】次に、第１の写真製版工程により、ゲート
信号線５１、共通蓄積容量線５２、コモン電極６０を形
成する。この状態を図８に示す。

【００６２】次にＣＶＤなどにより、ＳｉＮなどの絶縁
膜２を１００〜８００ｎｍ程度堆積させ、続いて半導体
層３を堆積させる。半導体層３は、Ｓｉなどの半導体層
を３０〜５００ｎｍ程度、Ｐなどをドープしたｎ型のＳ
ｉなどを５〜２００ｎｍ程度堆積させてなる。さらに、
スパッタなどにより導電膜４を５０〜１０００ｎｍ程度
堆積させる。

【００６３】導電膜４はゲート信号線に使用される材料
（つまり導電膜１）とは別種の材料とし、導電膜４のエ
ッチング時にゲート信号線が同時にエッチングされてし
まわないようにすることが好ましい。ただし、導電膜４
の膜厚が十分小さい場合には、導電膜１と導電膜４を同
種の材料とすることも可能である。本実施の形態では、
一例としてＣｒを３００ｎｍ程度堆積させた。

【００６４】次に、第２の写真製版工程で、まずウェッ
トまたはドライエッチングにより導電膜４をエッチング
し、つぎに半導体層３、絶縁膜２をエッチングして、ト
ランジスタ部５３、ソース信号線部５４、蓄積容量部５
５を形成する。この状態を図９に示す。

【００６５】次にスパッタなどの方法で導電性薄膜５ｃ
を堆積させる。導電性薄膜５ｃの材料は、導電性であれ
ばよく、透明であっても、また透明でなくてもかまわな
い。本実施の形態では、一例としてＣｒを１００ｎｍ程
度堆積させた。

【００６６】次に第３の写真製版工程により、導電性薄
膜５ｃをエッチングし、ドレイン電極５９（本実施の形
態においては、画素電極でもある）およびソース信号線
５７を形成する。さらに、ウェットまたはドライエッチ
ングにより導電膜４をエッチングし、つぎに半導体層３
をハーフエッチしてｎ型Ｓｉを取り除きＴＦＴが完成す
る。この状態を図１０に示す。

【００６７】本実施の形態では、さらに、ＴＦＴの保護
およびゲート信号線５１、ソース信号線５７の電位が直
接液晶に印加されることによる悪影響を緩和するため
に、第２の絶縁膜６を堆積させる。この状態を図１１
（ｂ）に示す。第４の写真製版工程によって絶縁膜６の
一部を除去することにより、端子部のコンタクトホール
を形成する。

【００６８】以上述べてきたとおり、本実施の形態によ
れば、従来６回の写真製版工程が必要であったＴＦＴア
レイ基板の製造を、４回の写真製版工程で行なうことが
でき、高価な露光装置および感光剤の使用回数が減るた
め、製造コストを低減することができる。

【００６９】実施の形態４本発明の第４の実施の形態を、図１２〜図１４を用いて
説明する。本実施の形態は、ＩＰＳ型の液晶表示装置お
よびそのＴＦＴアレイ基板に関するものである。

【００７０】まず、ガラスなどの絶縁基板上に、スパッ
タなどにより導電膜１を５０〜１０００ｎｍ程度堆積さ
せる。導電膜１は低抵抗なものが好ましく、Ａｌ、Ｃ
ｒ、Ｔａ、Ｍｏなどが使用される。本実施の形態では、
一例としてＡｌを２００ｎｍ程度堆積させた。

【００７１】次に、第１の写真製版工程により、ゲート
信号線５１、共通蓄積容量線５２、ドレイン電極線５８
（本実施の形態においては、画素電極でもある）、コモ
ン電極６０を形成する。この状態を図１２に示す。実施
の形態３では、コモン電極を第１の写真製版工程で、ド
レイン電極を第３の写真製版工程で形成していたが、本
実施の形態のようにコモン電極６０およびドレイン電極
線５８を第１の写真製版工程で形成することも可能であ
る。

【００７２】次にＣＶＤなどにより、ＳｉＮなどの絶縁
膜２を１００〜８００ｎｍ程度堆積させ、続いて半導体
層３を堆積させる。半導体層３は、Ｓｉなどの半導体層
を３０〜５００ｎｍ程度、Ｐなどをドープしたｎ型のＳ
ｉなどを５〜２００ｎｍ程度堆積させてなる。さらに、
スパッタなどにより導電膜４を５０〜１０００ｎｍ程度
堆積させる。

【００７３】導電膜４はゲート信号線に使用される材料
（つまり導電膜１）とは別種の材料とし、導電膜４のエ
ッチング時にゲート信号線が同時にエッチングされてし
まわないようにすることが好ましい。ただし、導電膜４
の膜厚が十分小さい場合には、導電膜１と導電膜４を同
種の材料とすることも可能である。本実施の形態では、
一例としてＣｒを３００ｎｍ程度堆積させた。

【００７４】次に、第２の写真製版工程で、まずウェッ
トまたはドライエッチングにより導電膜４をエッチング
し、つぎに半導体層３、絶縁膜２をエッチングして、ト
ランジスタ部５３、ソース信号線部５４、蓄積容量部５
５を形成する。この状態を図１３に示す。

【００７５】次にスパッタなどの方法で導電性薄膜５ｃ
を堆積させる。導電性薄膜５ｃの材料は、導電性であれ
ばよく、透明であっても、また透明でなくてもかまわな
い。本実施の形態では、一例としてＣｒを１００ｎｍ程
度堆積させた。

【００７６】次に第３の写真製版工程により、導電性薄
膜５ｃをエッチングし、ドレイン電極５９およびソース
信号線５７を形成する。ドレイン電極５９は、第１の写
真製版工程で形成したドレイン電極線５８と電気的に接
続される必要がある。さらに、ウェットまたはドライエ
ッチングにより導電膜４をエッチングし、つぎに半導体
層３をハーフエッチしてｎ型Ｓｉを取り除きＴＦＴが完
成する。この状態を図１４に示す。

【００７７】本実施の形態では、さらに、ＴＦＴの保護
およびゲート信号線５１、ソース信号線５７の電位が直
接液晶に印加されることによる悪影響を緩和するため
に、第２の絶縁膜６を堆積させる。第４の写真製版工程
によって絶縁膜６の一部を除去することにより、端子部
のコンタクトホールを形成する。

【００７８】以上述べてきたとおり、本実施の形態によ
れば、従来６回の写真製版工程が必要であったＴＦＴア
レイ基板の製造を、４回の写真製版工程で行なうことが
でき、高価な露光装置および感光剤の使用回数が減るた
め、製造コストを低減することができる。

【００７９】実施の形態５本発明の第５の実施の形態を、図１５〜図１７を用いて
説明する。本実施の形態は、ＩＰＳ型の液晶表示装置お
よびそのＴＦＴアレイ基板に関するものである。

【００８０】まず、ガラスなどの絶縁基板上に、スパッ
タなどにより導電膜１を５０〜１０００ｎｍ程度堆積さ
せる。導電膜１は低抵抗なものが好ましく、Ａｌ、Ｃ
ｒ、Ｔａ、Ｍｏなどが使用される。本実施の形態では、
一例としてＡｌを２００ｎｍ程度堆積させた。

【００８１】次に、第１の写真製版工程により、ゲート
信号線５１、共通蓄積容量線５２を形成する。この状態
を図１５に示す。

【００８２】次にＣＶＤなどにより、ＳｉＮなどの絶縁
膜２を１００〜８００ｎｍ程度堆積させ、続いて半導体
層３を堆積させる。半導体層３は、Ｓｉなどの半導体層
を３０〜５００ｎｍ程度、Ｐなどをドープしたｎ型のＳ
ｉなどを５〜２００ｎｍ程度堆積させてなる。さらに、
スパッタなどにより導電膜４を５０〜１０００ｎｍ程度
堆積させる。

【００８３】導電膜４はゲート信号線に使用される材料
（つまり導電膜１）とは別種の材料とし、導電膜４のエ
ッチング時にゲート信号線が同時にエッチングされてし
まわないようにすることが好ましい。ただし、導電膜４
の膜厚が十分小さい場合には、導電膜１と導電膜４を同
種の材料とすることも可能である。本実施の形態では、
一例としてＣｒを３００ｎｍ程度堆積させた。

【００８４】次に、第２の写真製版工程で、まずウェッ
トまたはドライエッチングにより導電膜４をエッチング
し、つぎに半導体層３、絶縁膜２をエッチングして、ト
ランジスタ部５３、ソース信号線部５４、蓄積容量部５
５を形成する。この状態を図１６に示す。

【００８５】次にスパッタなどの方法で導電性薄膜５ｃ
を堆積させる。導電性薄膜５ｃの材料は導電性であれば
よく、透明であっても、また透明でなくてもかまわな
い。本実施の形態では、一例としてＣｒを１００ｎｍ程
度堆積させた。

【００８６】次に第３の写真製版工程により、ソース信
号線５７、ドレイン電極５９、コモン電極６０を形成す
る。本発明の実施の形態３では、コモン電極６０を第１
の写真製版工程で、ドレイン電極５９を第３の写真製版
工程で形成していたが、本実施の形態のように、コモン
電極６０およびドレイン電極５９を第３の写真製版工程
で形成することも可能である。このとき、第１の写真製
版工程で形成した共通容量線５２とコモン電極６０とは
電気的に接続される必要がある。さらに、ウェットまた
はドライエッチングにより導電膜４をエッチングし、つ
ぎに半導体層３をハーフエッチしてｎ型Ｓｉを取り除き
ＴＦＴが完成する。

【００８７】本実施の形態では、さらに、ＴＦＴ部の保
護およびゲート信号線５１、ソース信号線５７の電位が
直接液晶に印加されることによる悪影響を緩和するため
に、第２の絶縁膜６を堆積させる。第４の写真製版工程
によって絶縁膜６の一部を除去することにより、端子部
のコンタクトホールを形成する。

【００８８】以上述べてきたとおり、本実施の形態によ
れば、従来６回の写真製版工程が必要であったＴＦＴア
レイ基板の製造を、４回の写真製版工程で行なうことが
でき、高価な露光装置の使用回数が減るため、製造コス
トを低減することができる。

【００８９】なお、以上述べてきた実施例はいずれも半
導体層３をａ−Ｓｉとしているが、移動度の高いｐｏｌ
ｉ−Ｓｉであってもかまわない。

【００９０】

【発明の効果】本発明によれば、絶縁性基板上に少なく
とも第１の導電膜、絶縁膜、半導体層、第２の導電膜お
よび第３の導電膜（または反射膜）を有するＴＦＴアレ
イ基板の製造方法において、第２の導電膜、半導体層お
よび絶縁膜を１回の写真製版工程でパターニングすると
ともに、第２の導電膜をオーバーエッチすることによ
り、従来は５〜６回の写真製版工程が必要であったＴＦ
Ｔアレイ基板の製造を３〜４回の写真製版工程で行ない
つつ、かつ第３の導電膜（または反射膜）の段切れによ
る製品不良を防止することが可能であるため、製造コス
トを大幅に低減することができる。

【００９１】また、第１の導電膜をパターニングする際
に、蓄積容量の集合引き出し部と各配線部とを分離させ
ることにより、のちの工程で第２の導電膜を堆積させた
際に生じる絶縁破壊を防止することができる。

【００９２】また、蓄積容量部の半導体層を周囲の半導
体層とは独立させているため、画素電極に蓄積された電
荷がリークしてしまうことを防止することができる。

【００９３】また、ＴＦＴとソース信号線との接続部分
の半導体層を、ゲート信号線５１からはみ出さないよう
に形成したため、半導体層の光励起によって画素に蓄積
された電荷がリークしてしまうことがない。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態によるＴＦＴアレイ
基板の製造方法を説明する図であり、ＴＦＴアレイ基板
上の画素電極およびＴＦＴを拡大して示した図１（ａ）
と、そのＩ−Ｉ断面を表わした図１（ｂ）である。

【図２】図１に続く工程を表わした図であり、ＴＦＴア
レイ基板上の画素電極およびＴＦＴを拡大して示した図
２（ａ）と、そのII−II断面を表わした図２（ｂ）であ
る。

【図３】図２に続く工程を表わした図であり、ＴＦＴア
レイ基板上の画素電極およびＴＦＴを拡大して示した図
３（ａ）と、そのIII−III断面を表わした図３（ｂ）で
ある。

【図４】図４に続く工程を表わした図であり、ＴＦＴア
レイ基板上の画素電極およびＴＦＴを拡大して示した図
４（ａ）と、そのIV−IV断面を表わした図４（ｂ）であ
る。

【図５】本発明の第２の実施の形態によるＴＦＴアレイ
基板の製造方法を説明する図であり、ＴＦＴアレイ基板
上の画素電極およびＴＦＴを拡大して示した図５（ａ）
と、そのＶ−Ｖ断面を表わした図５（ｂ）である。

【図６】図５に続く工程を表わした図であり、ＴＦＴア
レイ基板上の画素電極およびＴＦＴを拡大して示した図
６（ａ）と、そのVI−VI断面を表わした図６（ｂ）であ
る。

【図７】図６に続く工程を表わした図であり、ＴＦＴア
レイ基板上の画素電極およびＴＦＴを拡大して示した図
７（ａ）と、そのVII−VII断面を表わした図７（ｂ）で
ある。

【図８】本発明の第３の実施の形態によるＴＦＴアレイ
基板の製造方法を説明する図であり、ＴＦＴアレイ基板
上の画素電極およびＴＦＴを拡大して示した図８（ａ）
と、そのVIII−VIII断面を表わした図８（ｂ）である。

【図９】図８に続く工程を表わした図であり、ＴＦＴア
レイ基板上の画素電極およびＴＦＴを拡大して示した図
９（ａ）と、そのIX−IX断面を表わした図９（ｂ）であ
る。

【図１０】図９に続く工程を表わした図であり、ＴＦＴ
アレイ基板上の画素電極およびＴＦＴを拡大して示した
図１０（ａ）と、そのＸ−Ｘ断面を表わした図１０
（ｂ）である。

【図１１】図１０に続く工程を表わした図であり、ＴＦ
Ｔアレイ基板上の画素電極およびＴＦＴを拡大して示し
た図１１（ａ）と、そのXI−XI断面を表わした図１１
（ｂ）である。

【図１２】本発明の第４の実施の形態によるＴＦＴアレ
イ基板の製造方法を説明する図であり、ＴＦＴアレイ基
板上の画素電極およびＴＦＴを拡大して示した図であ
る。

【図１３】図１２に続く工程を表わした図であり、ＴＦ
Ｔアレイ基板上の画素電極およびＴＦＴを拡大して示し
た図である。

【図１４】図１３に続く工程を表わした図であり、ＴＦ
Ｔアレイ基板上の画素電極およびＴＦＴを拡大して示し
た図である。

【図１５】本発明の第５の実施の形態によるＴＦＴアレ
イ基板の製造方法を説明する図であり、ＴＦＴアレイ基
板上の画素電極およびＴＦＴを拡大して示した図であ
る。

【図１６】図１５に続く工程を表わした図であり、ＴＦ
Ｔアレイ基板上の画素電極およびＴＦＴを拡大して示し
た図である。

【図１７】図１６に続く工程を表わした図であり、ＴＦ
Ｔアレイ基板上の画素電極およびＴＦＴを拡大して示し
た図である。

【図１８】従来の技術によるＴＦＴアレイ基板の製造方
法を説明する図であり、ＴＦＴアレイ基板上の画素電極
およびＴＦＴを拡大して示した図１８（ａ）と、そのＡ
−Ａ断面を表わした図１８（ｂ）である。

【図１９】図１８に続く工程を表わした図であり、ＴＦ
Ｔアレイ基板上の画素電極およびＴＦＴを拡大して示し
た図１９（ａ）と、そのＢ−Ｂ断面を表わした図１９
（ｂ）である。

【図２０】図１９に続く工程を表わした図であり、ＴＦ
Ｔアレイ基板上の画素電極およびＴＦＴを拡大して示し
た図２０（ａ）と、そのＣ−Ｃ断面を表わした図２０
（ｂ）である。

【図２１】図２０に続く工程を表わした図であり、ＴＦ
Ｔアレイ基板上の画素電極およびＴＦＴを拡大して示し
た図２１（ａ）と、そのＤ−Ｄ断面を表わした図２１
（ｂ）である。

【図２２】図２１に続く工程を表わした図であり、ＴＦ
Ｔアレイ基板上の画素電極およびＴＦＴを拡大して示し
た図２２（ａ）と、そのＥ−Ｅ断面を表わした図２２
（ｂ）である。

【図２３】従来の技術によるＴＦＴアレイ基板を説明す
る図であり、ＴＦＴアレイ基板上の画素電極およびＴＦ
Ｔを拡大して示した図２３（ａ）と、そのＦ−Ｆ断面を
表わした図２３（ｂ）である。

【符号の説明】

１導電膜（第１の導電膜）２絶縁膜（第１の絶縁膜）３半導体層４導電膜（第２の導電膜）５ａ透明導電膜（第３の導電膜）５ｂ反射膜５ｃ導電性薄膜（第３の導電膜）６絶縁膜（第２の絶縁膜）５１ゲート信号線５２共通蓄積容量線５２ａ集合引き出し部５２ｂ配線部５３トランジスタ部５４ソース信号線部５５蓄積容量部５６画素電極５７ソース信号線５８ドレイン電極線５９ドレイン電極６０コモン電極６１チャネル部６２ソース電極

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/336 (72)発明者小林和弘熊本県菊池郡西合志町御代志997番地株式会社アドバンスト・ディスプレイ内Ｆターム(参考） 2H091 FA14Y FA34Y FB08 FC26 FD04 GA02 GA07 GA13 KA01 LA12 2H092 JA26 JA28 JA36 JA44 JB07 JB33 JB51 JB57 JB64 JB69 KA05 KA07 KA10 KA12 KA18 KB04 KB13 KB24 MA05 MA07 MA13 MA18 MA27 NA15 NA27 NA29 PA09 PA12 5C094 AA42 AA43 BA03 BA43 DA13 DA15 EA04 EA07 GB10 5F110 AA16 BB01 CC07 DD02 EE01 EE03 EE04 EE14 EE44 FF03 FF29 GG02 GG25 GG39 GG44 HK02 HK03 HK04 HK07 HK09 HK22 HK25 HK33 NN02 NN72 NN73 QQ01

Claims

【特許請求の範囲】

【請求項１】絶縁性基板上に、少なくとも第１の導電
膜、第１の絶縁膜、半導体層、第２の導電膜および第３
の導電膜または反射膜をこの順に設けてなり、ゲート信
号線、ソース信号線、ＴＦＴおよび表示電極を有するＴ
ＦＴアレイ基板において、第１の導電膜をパターニング
して、少なくともゲート信号線が形成されており、第２
の導電膜をパターニングして、ソース信号線、ソース電
極およびドレイン電極が形成されており、第３の導電膜
または反射膜をパターニングして、画素電極が形成され
ており、前記ゲート信号線と前記ソース配線が交差する
部分には、第１の絶縁膜および半導体層が存在して両配
線を絶縁し、前記ゲート信号線と前記ソース電極および
ドレイン電極とのあいだには、前記第１の絶縁膜および
半導体層が存在してＴＦＴを構成し、さらに、ゲート信
号線上に、第１の絶縁膜および半導体層が取り除かれた
領域が存在し、前記ＴＦＴのドレイン電極の少なくとも
一部は、前記画素電極と重なり合って電気的接続を構成
し、前記ソース信号線上の少なくとも一部には、前記導
電性薄膜が存在することを特徴とするＴＦＴアレイ基
板。
【請求項２】前記ＴＦＴアレイ基板の少なくともＴＦ
Ｔ上に、さらに第２の絶縁膜が設けられてなる請求項１
記載のＴＦＴアレイ基板。
【請求項３】絶縁性基板上に、少なくとも第１の導電
膜、第１の絶縁膜、半導体層、第２の導電膜および第３
の導電膜または反射膜をこの順に有し、第１の導電膜を
パターニングして第１の配線パターンが形成されてお
り、第２の導電膜をパターニングして第２の配線パター
ンが形成されており、少なくとも前記第１および第２の
配線パターンの重なり合う部分に、第１の絶縁膜および
半導体層が存在することによって、前記両配線パターン
の間の絶縁を行なうとともにＴＦＴが形成され、さら
に、第３の導電膜または反射膜をパターニングして形成
される画素電極の少なくとも一部が、前記第２の配線パ
ターンと重なり合って電気的接続を形成しているＴＦＴ
アレイ基板の製造方法であって、絶縁性基板上に第１の
導電膜を成膜し、第１の写真製版工程で第１のレジスト
パターンを使用してエッチングを行なうことにより、第
１の導電膜のパターニングを行なう工程、第１の絶縁
膜、半導体層および第２の導電膜をこの順に成膜し、第
２の写真製版工程で第２のレジストパターンを使用して
エッチングを行なうことにより、第２の導電膜、半導体
層および第１の絶縁膜のパターニングを連続して行なう
工程、第３の導電膜または反射膜を成膜し、第３の写真
製版工程で第３のレジストパターンを使用してエッチン
グを行なうことにより、第３の導電膜または反射膜およ
び第２の導電膜のパターニングを行なう工程からなる３
回の写真製版工程によるＴＦＴアレイ基板の製造方法。
【請求項４】絶縁性基板上に、少なくとも第１の導電
膜、第１の絶縁膜、半導体層、第２の導電膜、第３の導
電膜または反射膜および第２の絶縁膜をこの順に有し、
第１の導電膜をパターニングして第１の配線パターンが
形成されており、第２の導電膜をパターニングして第２
の配線パターンが形成されており、少なくとも前記第１
および第２の配線パターンの重なり合う部分に、第１の
絶縁膜および半導体層が存在することによって、前記両
配線パターンの間の絶縁を行なうとともにＴＦＴが形成
され、さらに、第３の導電膜または反射膜をパターニン
グして形成される画素電極の少なくとも一部が、前記第
２の配線パターンと重なり合って電気的接続を形成して
いるＴＦＴアレイ基板の製造方法であって、絶縁性基板
上に第１の導電膜を成膜し、第１の写真製版工程で第１
のレジストパターンを使用してエッチングを行なうこと
により、第１の導電膜のパターニングを行なう工程、第
１の絶縁膜、半導体層および第２の導電膜をこの順に成
膜し、第２の写真製版工程で第２のレジストパターンを
使用してエッチングを行なうことにより、第２の導電
膜、半導体層および第１の絶縁膜のパターニングを連続
して行なう工程、第３の導電膜または反射膜を成膜し、
第３の写真製版工程で第３のレジストパターンを使用し
てエッチングを行なうことにより、第３の導電膜または
反射膜および第２の導電膜のパターニングを行なう工
程、第２の絶縁膜を成膜し、第４の写真製版工程で第４
のレジストパターンを使用してエッチングを行なうこと
により、第２の絶縁膜のパターニングを行なう工程から
なる４回の写真製版工程によるＴＦＴアレイ基板の製造
方法。
【請求項５】前記ＴＦＴのドレイン電極と前記画素電
極とが重なり合っている部分において、前記半導体層の
パターンが前記第２の導電膜のパターンよりも少なくと
も０．１μｍ以上大きく、かつ前記第１の絶縁膜のパタ
ーンが前記半導体層のパターンよりも小さくないことを
特徴とする請求項１または２記載のＴＦＴアレイ基板。
【請求項６】前記ＴＦＴのドレイン電極と前記画素電
極とが重なり合っている部分において、前記第２の導電
膜、半導体層および第１の絶縁膜のパターンの側面が、
前記絶縁性基板に対し８５°以下の角度を有する傾斜面
とされていることを特徴とする請求項１または２記載の
ＴＦＴアレイ基板。
【請求項７】前記ソース電極およびソース電極とソー
ス信号線とを接続している部分において、前記半導体層
のパターンの少なくとも一部が前記ゲート信号線のパタ
ーンの内側に位置することを特徴とする請求項１または
２記載のＴＦＴアレイ基板。
【請求項８】前記第１の導電膜をパターニングして共
通蓄積容量線が形成され、該共通蓄積容量線上には前記
第１の絶縁膜および前記半導体層が存在して、前記第３
の導電膜または反射膜または前記第２の導電膜とのあい
だに蓄積容量が形成され、該蓄積容量を形成する半導体
層が、パターニングによって前記画素電極の下層に位置
する半導体層および前記ソース信号線の下層に位置する
半導体層と切り離されていることを特徴とする請求項１
または２記載のＴＦＴアレイ基板。
【請求項９】前記第１の導電膜をパターニングして共
通蓄積容量線が形成され、該共通蓄積容量線上には前記
第１の絶縁膜および前記半導体層が存在して、前記第３
の導電膜または反射膜または前記第２の導電膜とのあい
だに蓄積容量が形成され、該共通蓄積容量線がパターニ
ングによって複数に分割されており、前記第３の導電膜
によって電気的に接続されていることを特徴とする請求
項１または２記載のＴＦＴアレイ基板。
【請求項１０】前記第３の写真製版工程でのエッチン
グにおいて、前記第３の導電膜または反射膜および前記
第２の導電膜が選択的にエッチングされ、前記第１の導
電膜はエッチングされない請求項３または４記載のＴＦ
Ｔアレイ基板の製造方法。
【請求項１１】前記第１の導電膜がＡｌまたはＡｌ系
合金からなり、前記第２の導電膜がＣｒまたはＣｒ系合
金からなり、前記第３の導電膜または反射膜がＩＴＯま
たはＣｒまたはＣｒ系合金からなり、第３の導電膜また
は反射膜および第２の導電膜と、第１の導電膜とを選択
的にエッチングすることが可能である請求項１または２
記載のＴＦＴアレイ基板。
【請求項１２】前記第１の導電膜がＡｌまたはＡｌ系
合金上に酸化膜または窒化膜を堆積させてなり、前記第
２の導電膜が高融点金属たとえばＣｒ、Ｍｏ、または、
これらの高融点金属上にＡｌまたはＡｌ系合金を堆積さ
せてなり、前記第３の導電膜または反射膜が、ＩＴＯま
たは高融点金属たとえばＣｒ、Ｍｏ、または、これらの
高融点金属上にＡｌまたはＡｌ系合金を堆積させてな
り、第３の導電膜または反射膜および第２の導電膜と、
第１の導電膜とを選択的にエッチングすることが可能で
ある請求項１または２記載のＴＦＴアレイ基板。
【請求項１３】前記第１の導電膜がＡｌまたはＡｌ系
合金上に、Ａｌを対象とするエッチングに対し耐性のあ
る材料、たとえばＣｒ、Ｔｉ、Ｗなどを堆積させてな
り、前記第２の導電膜がＭｏ、またはＭｏ上にＡｌもし
くはＡｌ系合金を堆積させてなり、前記第３の導電膜ま
たは反射膜が、ＩＴＯ、またはＭｏ、またはＭｏ上にＡ
ｌもしくはＡｌ系合金を堆積させてなり、第３の導電膜
または反射膜および第２の導電膜と、第１の導電膜とを
選択的にエッチングすることが可能である請求項１また
は２記載のＴＦＴアレイ基板。
【請求項１４】前記第１の導電膜がＣｒまたはＣｒ系
合金からなり、前記第２の導電膜がＭｏ、またはＭｏ上
にＡｌもしくはＡｌ系合金を堆積させてなり、前記第３
の導電膜または反射膜が、ＩＴＯ、またはＭｏ、または
Ｍｏ上にＡｌもしくはＡｌ系合金を堆積させてなり、第
３の導電膜または反射膜および第２の導電膜と、第１の
導電膜とを選択的にエッチングすることが可能である請
求項１または２記載のＴＦＴアレイ基板。
【請求項１５】前記第２の絶縁膜が、誘電率の低い物
質、たとえば有機性の樹脂などであることを特徴とする
請求項２記載のＴＦＴアレイ基板。
【請求項１６】前記第２の絶縁膜が、遮光性の物質、
たとえば金属酸化物や有機樹脂などであることを特徴と
する請求項２記載のＴＦＴアレイ基板。