KR920008676Y1 - 박막 트랜지스터 - Google Patents

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Abstract

내용 없음.

Description

박막 트랜지스터
제1도는 종래의 액정표시소자용 박막 트랜지스터의 단면도.
제2도는 본 고안의 액정 표시소자용 박막 트랜지스터의 단면도.
제3도는 본 고안의 액정표시소자용 박막 트랜지스터를 배열한 TFT 어레이의 입체 사시도.
제4도는 제3도의 A-A'선의 단면도를 나타낸 것이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 유리기판 2 : 절연층
3 : 게이트전극 4 : 화소전극
5, 51, 52 : 게이트전극 6, 61, 62 : a-Si 반도체층
7, 71, 72 : n+a-si 오믹층 8, 81, 82 : 소오스 전극
9, 91, 92 : 드레인 전극
본 고안은 박막 트랜지스터에 관한 것으로서, 특히 액티브 매트릭스 액정 표시소자에 있어서 하나의 게이트전극에 대하여 상, 하로 대응되어 형성된 이중구조를 갖는 박막 트랜지스터에 관한 것이다.
종래의 액티브 매트릭스 액정표시소자용 박막 트랜지스터는 제1도에 도시한 바와같이, 유리기판(1)상에 절연층(2)이 전면적으로 형성되며, 그위에 게이트전극(3) 및 화소전극(4)이 형성되고, 게이트 전극(3)상에는 게이트 절연층(5), 비정질 실리콘 반도체층(이하 a-Si 반도체층이라 칭함) (6), n+a-si 오믹층(7)이 순차 형성되며, 그위에 소오스/드레인전극(8, 9)에 형성되어서 소오스/드레인 전극(8, 9)이 n+a-Si 오믹층(7)을 개재하여 a-Si반도체층(6)과 접촉됨과 동시에 드레인 전극(9)이 화소전극(4)과 접촉되어 있다.
이러한 구조를 갖는 종래의 박막 트랜지스터는 게이트 전극(3)에 소정 전압이 인가되면, 전계효과에 의해 게이트 절연층(5)과 a-Si반도체층(6)의 경계면의 전자가 축적되어 전자축적층이 형성되고, 소오스전극(8)에 인가되는 신호가 이 전자 축적층을 통로로 하여 드레인전극(9)에 인가되므로 화소전극(4)이 구동되어 화상이 나타나게 되는 것이다.
상기한 박막 트랜지스터로 이루어진 박막 트랜지스터 어레이(TFT array)를 채용한 액정표시소자는 상기 하나의 박막 트랜지스터에 하나의 칼라 필터가 대응되어, 박막 트랜지스터의 구동에 따라 칼라가 표시되어 화상을 구현하는 것이다.
그러나, 종래의 박막 트랜지스터 어레이를 채용한 액정표시소자는 박막 트랜지스터 어레이를 이루는 박막 트랜지스터들 중에서 하나의 트랜지스터에 결함이 발생할 경우에 하나의 도트가 불량이 되고, 이에 따라 액정표시 소자의 화질이 저하될 뿐만 아니라 어느 한계점 이상의 도트 불량이 발생하면 액정표시소자 자체가 불량이 되는 문제점이 있었다.
또한, 라인 불량이 발생하면 결합이 발생한 라인을 근접라인과 접합시켜 결함이 발생된 라인을 수리하거나, 별도의 수리패턴(repair pattern)을 형성하여 라인을 수리해야 하는 문제점이 있었다.
본 고안은 상기한 종래 기술의 문제점을 해결하기 위한 것으로서, 하나의 게이트라인에 대응하여 상, 하로 박막 트랜지스터를 형성하므로써 별도의 수리 패턴없이 수리가 가능토록 한 박막 트랜지스터를 제공하는 데에 그 목적이 있다.
이하 본 고안의 실시예를 첨부된 도면에 의거하여 상세히 상기 목적을 달성하기 위한 본 고안의 박막 트랜지스터는, 하나의 게이트 전극에 대하여 상부에는 통상의 박막 트랜지스터가 형성되고, 하부에는 역구조를 갖는 박막 트랜지스터가 형성된 이중구조를 갖는 것을 특징으로 한다.
이하 본 고안의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
제2도는 본 고안의 박막트랜지스터의 단면도를 나타낸 것이다.
본 고안의 액정표시소자용 박막 트랜지스터는 게이트 전극(3)에 대응하여 상부에는 통상의 박막 트랜지스터가 형성되어 있으며, 하부에는 통상의 박막 트랜지스터와 역구조를 갖는 박막 트랜지스터가 형성되어 있다.
이러한 박막 트랜지스터의 제조공정은 다음과 같다.
먼저, 유리기판(1)상에 알루미늄 등의 금속을 스펑터링 방법으로 증축한 후 사진식각하여 제1소오스/드레인 전극(81, 92)을 형성하고, ITO막을 스퍼터링방법으로 증착한 후 사진 식각하여 화소전극(4)을 형성한다.
그 다음, 플라즈마 기상성장장치를 이용하여 SiNx 또는 SiO2등으로 된 절연층(2)을 기판 전면에 걸쳐 증착하고, 오믹층과 반도체층이 형성될 제1소오스/드레인 전극(81), (91)의 상부 및 화소전극(4) 상부의 불필요한 절연층(2)을 제거한다.
플라즈마 기상성장장치를 이용하여 제1의 n+a-si 오믹층(71)을 증착한 후 반응성 이온 애칭법(Reactive ion etching)으로 불필요한 부분을 제거하고, a-Si 반도체층을 증착한 후 사진식각하여 제1의 a-Si 반도체층(61)을 형성한다.
그 다음 절연층을 플라즈마 기상성장장치를 이용하여 형성한 후 식각하여 제1게이트 절연층(51)을 형성하고, 게이트 절연층(51)상에 게이트전극(3)을 형성하므로써 게이트전극(3)의 하부에 역구조의 박막 트랜지스터를 완성한다.
그 다음은 통상의 방법으로 게이트 전극(3) 상부에 제2게이트 절연층(52), 제2a-Si 반도체층(62), 제2n+a-Si 오믹층(72) 및 제2소오스/드레인 전극(82), (92)을 순차 형성하여 통상의 박막 트랜지스터를 완성하므로써 이중 구조의 박막 트랜지스터가 만들어진다.
상기 이중 구조의 박막 트랜지스터에 있어서, 게이트 전극(3) 상부의 박막 트랜지스터는 게이트 전극(3)상부에 제2게이트 절연층(52) 및 a-si 반도체층(62)이 형성되고, 제2소오스/드레인 전극(82), (92)이 제2n+a-si 오믹층(72)을 개재하여 상기 제2 a-Si 반도체층(62)과 접촉됨과 동시에 제2드레인전극(92)이 화소전극(4)과 접촉된다. 한편, 하부의 트랜지스터는 게이트 전극(3) 하부에 제1게이트 절연층(51) 및 a-Si 반도체층(61)이 형성되고, 제1소오스/드레인 전극(81), (91)이 제1 n+a-si 오믹층(71)을 개재하여 a-Si 반도체층(61)과 접촉함과 동시에 화소전극(4)과 접촉하여 하나의 화소를 구동하도록 형성되어 있다.
제3도는 상기한 본 고안의 박막 트랜지스터를 채용한 박막 어레이의 입체사시도를 나타낸 것이고, 제4도(a)는 입체 사시도의 A-A' 선의 단면도를 나타낸 것이고, 제4도(b)는 상부의 박막 트랜지스터에 결함이 발생하였을때 레이저로 수리된 경우의 단면도를 각각 나타낸다.
상기한 박막 트랜지스터를 채용한 액정표시소자에 있어서, 게이트 전극(3) 상부의 박막 트랜지스터에 불량이 발생할 경우에는 제4도에 나타낸 A-A'선의 단면도를 제4도(b)에 나타낸 바와같이 게이트 전극(3)의 상부에 형성된 박막 트랜지스터의 제2소오스전극(82)과 게이트 전극(3)의 하부에 형성된 박막 트랜지스터의 제1소오스전극(81)을 레이저로 연결하여 줌으로써 라인 불량 및 도트불량의 수리가 가능하다.
이상에서 설명한 바와 같이, 본 고안의 박막 트랜지스터를 사용하면 도트불량 발생시 수리가 가능할 뿐만아니라 라인불량 발생시에는 인접 라인과 연결하거나 별도의 수리 패턴없이 레이저 수리가 가능한 이점이 있다.

Claims (1)

  1. 게이트 전극(3) 상부에 제2게이트 절연층(52) 및 a-Si 반도체층(62)이 형성되고, 제2소오스/드레인 전극(82), (92)이 제2n+a-si 오믹층(72)을 개재하여 상기 제2 a-Si 반도체층(62)과 접촉됨과 동시에 제2드레인 전극(92)이 단일의 화소 전극(4)과 접촉된 상부 박막 트랜지스터와, 상기 단일의 게이트 전극(3) 하부에 제1게이트 절연층(51) 및 a-Si 반도체층(61)이 형성되고, 제1소오스/드레인 전극(81), (91)이 제1 n+a-si 오믹층(71)을 개재하여 a-Si 반도체층(61)과 접촉함과 동시에 제1드레인 전극(91)이 상기 단일의 화소전극(4)과 접촉하여 구성된 하부 박막 트랜지스터로 구성되어 상기 하나의 게이트 전극(3)에 대하여 상ㆍ하로 대응되어 형성된 이중 구조를 갖는 것을 특징으로 하는 박막 트랜지스터.
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