JP4138357B2 - 薄膜トランジスタアレイ基板及びそれを用いた液晶表示装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタ及びこれを用いた液晶表示装置に関する。
【０００２】
【従来の技術】
液晶を用いた表示装置は、通常、対向する２枚の絶縁性基板の間に液晶などの表示材料が狭持されると共に、この表示材料に選択的に電圧が印加されるように構成される。これらの絶縁性基板の少なくとも一方には薄膜トランジスタ（以下、ＴＦＴと称す）などのスイッチング素子およびこれと接続する画素電極などが形成された基板（以下、ＴＦＴアレイ基板と称する）を用いる。該ＴＦＴアレイ基板には、該スイッチング素子に信号を与えるための信号配線(ソース配線、ゲート配線)がマトリクス状に形成されている。
【０００３】
従来のＴＦＴの構造を図５、図６に示す。図５はボトムゲート型構造のＴＦＴ部の平面図であり、図６は図５におけるＡ−Ａ断面図である。ここで１は半導体層、２はドレイン電極、３はソース電極、４はゲート配線、５はソース配線を示す。ＴＦＴの一般的な製造方法を図５を用いて説明する。まず絶縁性基板上にＡｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の導電膜をスパッタ装置により成膜する。そして写真製版工程、エッチング工程及びレジスト除去工程によりゲート配線４を形成する。次にゲート配線が形成された絶縁性基板上にＳｉＮｘ等の絶縁膜、及びａ−Ｓｉ膜の半導体膜をプラズマＣＶＤ装置により成膜する。ここで半導体膜表面ににはＰ、Ａｓ等の不純物をドープして、オーミック層としてｎ＋ａ−Ｓｉ層を形成する。そして写真製版工程、エッチング工程及びレジスト除去工程により半導体層１を形成する。さらにその上からドレイン電極２、ソース電極３、ソース配線５を形成するためのＡｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の導電膜をスパッタ装置により形成する。そして写真製版工程、エッチング工程及びレジスト除去工程によりドレイン電極２、ソース電極３及びソース配線５を形成する。これにより図５のようなＴＦＴ構造が得られる。この段階でのＡ−Ａ断面を図６に示す。ドレイン電極２の下の半導体層１はゲート配線４よりはみ出した構造となる。
【０００４】
さらにこの後に層間絶縁膜であるＳｉＮｘ膜を形成し、写真製版工程、レジスト除去工程、エッチング工程によりコンタクトホールを形成する。そしてＩＴＯ膜等の透明性導電膜を成膜する。写真製版工程、レジスト除去工程、エッチング工程により画素電極を形成する。コンタクトホールを介してドレイン電極２とＩＴＯ膜とが接触し、スイッチング素子と画素電極が接続される構造となる。以上のような工程でＴＦＴが形成され、このＴＦＴをアレイ状に設けたＴＦＴアレイ基板が液晶表示装置に用いられる。
【０００５】
図５に示す構造ではゲート配線４とソース配線５とがゲート絶縁膜を介して交差している。ゲート配線４上でソース配線５とソース電極３が接続している。そしてゲート電極を介して前記ソース電極３と対向する位置にドレイン電極２が設けられている。このソース電極３の全域、ソース配線５の一部及びドレイン電極２の一部の下層に半導体層１が設けられた構造となる。そしてこのドレイン電極２の下に設けられた半導体層１はゲート配線４からはみ出した構造となる。
【０００６】
【発明が解決しようとする課題】
上記の従来技術において、ゲート配線４からはみ出した部分の半導体層１にＴＦＴアレイ基板の下方からバックライト光が照射されると半導体層１中に電荷が誘起される。このような状態では、画素電極に蓄積された電荷が、ドレイン電極２下に発生したキャリアを介してＴＦＴ部の半導体層１（チャネル）に流入する。さらにソース配線５とゲート配線４との交差部近傍の半導体層１にバックライト光が照射されることにより、ＴＦＴ部の半導体層１（チャネル）に存在する電荷（キャリア）は、ソース配線５下の半導体層１に発生したキャリアを介してソース配線５に流入する。以上のメカニズムにより、画素電極の電荷がソース配線５に流出することでリーク電流が生じる。この光リークにより、クロストーク、輝度ムラ、コントラスト低下など表示特性の低下が発生する。
【０００７】
従って液晶表示装置では半導体層１の下のゲート配線４からはみ出した部分によって光リークが発生する。この対策として半導体層１のはみ出し量を減少させた構造のＴＦＴが用いられることがある。この構造を図７に示す。図７は上述の製造方法と同様の製造方法で形成したＴＦＴであり、図５と同じ製造段階での平面図である。この構造ではゲート配線４上で半導体層１を島化しており、半導体層１パターンが全てゲート配線４上に内包されている。従ってバックライトからに光がゲート配線４によって遮られ、半導体層１中に誘起される電荷が少なくなる。よって光リークに対して強いＴＦＴを形成することができ、輝度ムラやコントラスト低下など表示特性の低下が抑制される。
【０００８】
しかし、図７に示すようなＴＦＴを用いた場合、ある確率で点欠陥が発生する問題がある。解析を行った結果、この点欠陥はＴＦＴリーク電流が大きくなることにより生じていることがわかった。
【０００９】
このように、従来の液晶表示装置では、バックライトを照射した場合に輝度ムラやコントラスト低下などの表示特性が劣化するといった問題点や、点欠陥が生じるという問題点があった。
【００１０】
我々は、上記問題点を解決するため、様々な形状のＴＦＴを作成し点欠陥の発生との相関を調べた。その結果、ゲート電極上にてａ−Ｓｉの端部がソース配線とドレイン電極の両方と交わるようにａ−Ｓｉを配置した場合に点欠陥が発生しやすく、いずれかの一方の交点をゲート電極の外側になるように配置すると点欠陥が発生しにくくなることが明らかになった。
【００１１】
この理由としては、点欠陥を生じたＴＦＴのリークパスの端面がａ−Ｓｉの端面を介するものであり、該リークパスの導電率はゲート配線からの電界により変動することが考えられる。すなわち保持期間中のゲート配線からの電界により点欠陥となる画素のａ−Ｓｉ端面の導電率が低くなる。全てのａ−Ｓｉ端面がゲート配線上に配置されている場合はリークパスとして機能するが、その一部がゲート配線上になければその部分が高抵抗となりリークパスが分断されるためにリーク電流が流れない。本発明にかかる薄膜トランジスタは、この実験結果を反映したものである。
【００１２】
本発明は、このような問題点を解決するためになされたもので、光リークの発生が抑制されたＴＦＴアレイ基板及びそのＴＦＴアレイ基板を用いた表示特性の劣化及び点欠陥の発生が抑制された液晶表示装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明にかかる第１の薄膜トランジスタアレイ基板は絶縁性基板上の画素を構成する画素電極を駆動するゲート配線（例えば、本実施の形態におけるゲート配線４）と、前記ゲート配線と絶縁膜を介して交差するソース配線（例えば、本実施の形態におけるソース配線５）と、前記ソース配線と接続されたソース電極（例えば、本実施の形態におけるソース電極３）と、前記ソース電極と対向して設けられ、かつ前記画素電極と接続されたドレイン電極（例えば、本実施の形態におけるドレイン電極２）と、前記ソース電極及び前記ドレイン電極と接続されるとともに、当該ソース電極とドレイン電極の下層に設けられた半導体層を備えた薄膜トランジスタアレイ基板において、前記ドレイン電極の下に位置する前記半導体層が前記ゲート配線に内包されるとともに、前記ソース電極及びソース配線の端面と前記半導体層の端面とが前記ゲート配線上で交わらず、かつ、前記半導体層全体は、前記ソース配線の前記ソース電極と反対側の側面よりも前記ソース電極側に設けられたことを特徴とするものである。これにより点欠陥の発生を防止しながら、光リークの発生を抑制することができる。
【００１４】
本発明にかかる第２の薄膜トランジスタアレイ基板は、絶縁性基板上の画素を構成する画素電極を駆動するゲート配線と、前記ゲート配線と絶縁膜を介して交差するソース配線と、前記ソース配線と接続されたソース電極と、前記ソース電極と対向して設けられ、かつ前記画素電極と接続されたドレイン電極と、前記ソース電極及び前記ドレイン電極と接続されるとともに、当該ソース電極とドレイン電極の下層に設けられた半導体層を備えた薄膜トランジスタアレイ基板において、前記ドレイン電極の下に位置する前記半導体層が前記ゲート配線に内包されるとともに、前記ソース電極及びソース配線の端面と前記半導体層の端面とが前記ゲート配線上で交わらず、かつ、前記ソース配線の下に位置する半導体層の端部のうちソース配線の長手方向の端部は、前記ゲート配線の外側の近傍に位置することを特徴とするものである。これにより点欠陥の発生を防止しながら、光リークの発生を抑制することができる。
【００１５】
本発明にかかる第３の薄膜トランジスタアレイ基板は、上述の第１の薄膜トランジスタアレイ基板であって、前記ソース配線の下に位置する半導体層の端部のうちソース配線の長手方向の端部は、前記ゲート配線の外側の近傍に位置することを特徴とするものである。
【００１６】
本発明にかかる薄膜トランジスタは液晶表示装置に用いることができる。これにより表示特性の優れた液晶表示装置を提供することができる。
【００１７】
本発明にかかる薄膜トランジスタは光リークに強いため横方向電界方式の液晶表示装置に用いることが好適である。これにより表示特性の優れた液晶表示装置を提供することができる。
【００１８】
上述の液晶表示装置は、光リークに強いため正面輝度が３０００ｃｄ／ｍ２以上のバックライトを備えた液晶表示装置にもちいることができる。
【００１９】
【発明の実施の形態】
本発明の実施の形態１．
本発明にかかるＴＦＴの構造を図１を用いて説明する。図１はＴＦＴの平面図であり、以下の製造工程により製造される。ここで１は半導体層、２はドレイン電極、３はソース電極、４はゲート配線、５はソース配線を示す。まず絶縁性基板上にＡｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属又はこれらを主成分とする合金をスパッタ装置により１００〜５００ｎｍ程度の厚さで成膜する。そして写真製版工程、エッチング工程及びレジスト除去工程によりパターニングし、ゲート配線４を形成する。次に導電膜がパターニングされた絶縁性基板上にＳｉＮｘ等の絶縁膜、及びａ−Ｓｉ膜の半導体膜をプラズマＣＶＤ装置によりそれぞれ１５０〜５００nm、５０〜３００nm程度の厚さで成膜する。ここで半導体膜表面にＰをドープして、オーミック層としてｎ＋ａ−Ｓｉを形成する。そして写真製版工程、エッチング工程及びレジスト除去工程により半導体層１を形成する。さらにその上からドレイン電極２、ソース電極３、ソース配線５を形成するためのＡｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属又はこれらを主成分とする合金をスパッタ装置により１００〜５００ｎｍ程度の膜厚で形成する。この導電膜を写真製版工程、エッチング工程及びレジスト除去工程によりパターニングし、ドレイン電極２、ソース電極３及びソース配線５を形成する。これにより図１に示すＴＦＴ構造が得られる。
【００２０】
さらにこの後に層間絶縁膜であるＳｉＮｘ膜を３００ｎｍ程度の膜厚で形成する。そして写真製版工程、レジスト除去工程及びエッチング工程によりコンタクトホールを形成する。そしてＩＴＯ膜等の透明性導電膜を１００ｎｍ程度の膜厚で成膜する。写真製版工程、エッチング工程及びレジスト除去工程により画素電極を形成する。ここでコンタクトホールを介してドレイン電極とＩＴＯ膜とが接触し、スイッチング素子と画素電極が接続される構造となる。以上のような工程でＴＦＴアレイ基板が形成される。このＴＦＴアレイ基板を用いることにより液晶表示装置が形成される。横方向電界方式の液晶表示装置に用いるＴＦＴアレイ基板を作成する際にはＩＴＯの代わりにＣｒ、Ａｌ、Ｍｏ、Ｔｉ、Ｗ等の金属を用いて画素電極を形成してもよい。またドレイン電極２をその横方向電界方式の画素電極としてもよい。
【００２１】
図１に示す構造ではゲート配線４とソース配線５とが、ゲート絶縁膜を介して交差している。そしてそのゲート配線４上で、ソース配線５の一部とソース電極３が接続している。さらにゲート配線４上に設けられたゲート電極の上でソース電極３と対向する位置にドレイン電極２が設けられている。このドレイン電極２はゲート配線からはみ出した構造をとり画素電極と接続され、スイッチング素子となる。そしてこのソース電極３の全域、ドレイン電極２の一部及びソース配線５の一部の下に半導体層１が設けられている。そのソース配線５の下に設けられた半導体層１はゲート配線４の外側の近傍でソース配線５の内側から外側へ交差している構造となる。
【００２２】
ここではドレイン電極２の一部の下に設けられた半導体層１はゲート配線４上に内包された構造となる。従ってバックライトの照射された光がゲート配線４で遮られ半導体層１に照射されない構造となる。よってＴＦＴ部の半導体層１（チャネル）に誘起される電荷（キャリア）が減少する。これにより光リークの発生を抑制することができる。よって輝度ムラやコントラスト低下等の表示特性の劣化を抑制できる。
【００２３】
またソース電極３の下の全域に渡って、半導体層１が設けられている。そしてソース配線５とゲート配線４が交差する部分の外側近傍で半導体層１とソース配線５が交差した構造となる。そのためゲート配線４上で半導体層１の端面とソース電極３の端面とが交差した部分が存在しない。従って半導体層１端面のリークパスが発生せず、リーク起因による点欠陥の発生が抑制される。
【００２４】
本発明の実施の形態２．
本発明にかかる実施の形態２のＴＦＴ構造を図２に示す。この実施の形態２にかかるＴＦＴ構造の構成は図１と同様なので説明を省略する。また製造方法も同様であるため説明を省略する。
【００２５】
本実施の形態でもソース電極３の下の全域に渡って、半導体層１が設けられており、この点では実施の形態１と同じである。従ってゲート配線４上で半導体層１の端面とソース電極３の端面とが交差した部分が存在しないため、実施の形態１と同様に、半導体層１端面のリークパスが発生せず、リーク起因による点欠陥の発生が抑制される。
【００２６】
本実施の形態ではソース配線５の下の半導体層１が、ソース配線５を介してソース電極３の反対側の側面においてソース配線５の内側に設けられている点で上記の実施の形態１と異なる。この構造ではソース配線５が形成されている領域でゲート配線４からはみ出した半導体層１の面積が小さくなる。従って、ソース配線５とゲート配線４との交差部近傍の半導体層１において光照射による電荷（キャリア）の発生が抑制される。これによりＴＦＴ部の半導体層（チャネル）からソース配線に流入するリーク電流をさらに抑制することができる。よって輝度ムラやコントラスト低下など表示特性の低下が抑制される。
【００２７】
本発明の実施の形態３．
本発明にかかる実施の形態３のＴＦＴ構造を図３に示す。この実施の形態３にかかるＴＦＴ構造の構成は図１と同様なので説明を省略する。また製造方法も実施の形態１と同様であるため説明を省略する。
【００２８】
本実施の形態では上述の実施の形態２で示した構造のＴＦＴにおいて、ソース配線５下の半導体層１の端面がゲート配線４との外側の近傍に設けられている点で上述の実施の形態１、２と異なる。この構造では、ソース配線５の下においてゲート配線４からはみ出した半導体層１の面積をさらに小さくすることができる。従って、半導体層１の大部分でバックライトがゲート配線４によって遮られ、ソース配線５の下層の半導体層１において光照射による電荷（キャリア）の発生がさらに抑制される。これによりＴＦＴ部の半導体層１（チャネル）からソース配線５に流入するリーク電流をさらに抑制することができる。よって光リークに対して強くなり、液晶表示装置において輝度ムラ、コントラスト低下などの表示特性の低下が抑制される。
【００２９】
図３では、実施の形態２で示した図２のＴＦＴアレイ基板の半導体層１の端面をゲート配線の外側の近傍に設けたが、これに限らず実施の形態１で示した図１のＴＦＴアレイ基板においてソース配線５の下の半導体層１の端面をゲート配線の外側の近傍に設けても同様の結果が得られる。
【００３０】
その他の実施の形態．
上記の実施の形態３ではソース配線５の下層の半導体層１の端面をソース配線５とゲート配線４との交差部近傍の両側に設けたが、図４に示す様に片側のみ設けても、はみ出した半導体層１の面積をさらに小さくすることができる。これにより、リーク電流を抑制することができる。よって輝度ムラ、コントラスト低下など表示特性の低下が抑制される。
【００３１】
図４ではソース配線５の下においてソース電極３側に半導体層１の端面を設けたが、ドレイン側に半導体層１を設けても同様の効果をえることができる。
【００３２】
本発明にかかるＴＦＴアレイ基板は実施の形態１で示した製造方法で挙げた膜厚、膜種に限らず、他の膜種、膜厚を有するＴＦＴ構造でも、当該半導体層１の構造が同様であれば同様の効果が得られる。例えば導電膜はＡｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ以外にもＮｉ、Ａｇ、Ｔａ、Ｃｕ等の金属及びこれらを主成分とした合金でもよい。さらに絶縁膜はＳｉＮｘに限らずＳｉＯ２でもよい。また半導体層１はａ−Ｓｉ膜（アモルファスシリコン）に限らずｐ−Ｓｉ膜（ポリシリコン）でもよい。オーミック層を形成するためにＰをドープしてｎ＋ａ−Ｓｉ層を形成したがＡｓをドープしてもよい。さらにはＢをドープしてオーミック層としてｐ＋ａ−Ｓｉ層を形成してもよい。ドープの方法としては成膜中に所定の不純物を含んだガスを導入する方法や、イオンドーピング方法、イオン注入方法を用いるとよい。また成膜方法はスパッタ法、プラズマＣＶＤ法に限らず蒸着法、減圧ＣＶＤ法、常圧ＣＶＤ法を用いてもよい。
【００３３】
本発明にかかるＴＦＴアレイ基板を液晶表示装置に用いることにより輝度ムラ、コントラスト低下など表示特性の低下が抑制され、かつ点欠陥の少ない表示特性の優れた高品質の液晶表示装置を製造することができる。
【００３４】
さらに本発明にかかるＴＦＴアレイ基板はリーク電流が小さいので、保持容量が小さく、リーク電流に対して敏感な反応を示す横方向電界方式の液晶表示装置（ＩＰＳ方式ＴＦＴ−ＬＣＤ）に用いることが好適である。
【００３５】
また本発明にかかるＴＦＴアレイ基板は、光リークが小さいためバックライトの正面輝度が高い液晶表示装置に用いることが好適である。例えばバックライトの正面輝度が３０００ｃｄ／ｍ２以上の液晶表示装置に用いることも可能である。これにより高輝度であり、かつ光リークによる輝度ムラやコントラスト低下などが抑制された高品質の液晶表示装置を提供することができる。
【００３６】
【発明の効果】
本発明によれば、光リークが抑制されたＴＦＴアレイ基板、及びそのＴＦＴアレイ基板を用いた表示特性の劣化及び点欠陥の発生が抑制された液晶表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかるＴＦＴ構造を示す平面図である。
【図２】本発明の実施の形態２にかかるＴＦＴ構造を示す平面図である。
【図３】本発明の実施の形態３にかかるＴＦＴ構造を示す平面図である。
【図４】本発明のその他の実施の形態にかかるＴＦＴ構造を示す平面図である。
【図５】従来のＴＦＴ構造を示す平面図である。
【図６】図５のＡ−Ａ断面図である。
【図７】従来のＴＦＴ構造を示す平面図である。
【符号の説明】
１ 半導体層
２ ドレイン電極
３ ソース電極
４ ゲート配線
５ ソース配線

Claims (6)

1. 絶縁性基板上の画素を構成する画素電極を駆動するゲート配線と、
   前記ゲート配線と絶縁膜を介して交差するソース配線と、
   前記ソース配線と接続されたソース電極と、
   前記ソース電極と対向して設けられ、かつ前記画素電極と接続されたドレイン電極と、
   前記ソース電極及び前記ドレイン電極と接続されるとともに、当該ソース電極とドレイン電極の下層に設けられた半導体層を備えた薄膜トランジスタアレイ基板において、
   前記ドレイン電極の下に位置する前記半導体層が前記ゲート配線に内包されるとともに、
   前記ソース電極及びソース配線の端面と前記半導体層の端面とが前記ゲート配線上で交わらず、
   かつ、前記半導体層全体は、前記ソース配線の前記ソース電極と反対側の側面よりも前記ソース電極側に設けられたことを特徴とする薄膜トランジスタアレイ基板。
2. 絶縁性基板上の画素を構成する画素電極を駆動するゲート配線と、
   前記ゲート配線と絶縁膜を介して交差するソース配線と、
   前記ソース配線と接続されたソース電極と、
   前記ソース電極と対向して設けられ、かつ前記画素電極と接続されたドレイン電極と、
   前記ソース電極及び前記ドレイン電極と接続されるとともに、当該ソース電極とドレイン電極の下層に設けられた半導体層を備えた薄膜トランジスタアレイ基板において、
   前記ドレイン電極の下に位置する前記半導体層が前記ゲート配線に内包されるとともに、
   前記ソース電極及びソース配線の端面と前記半導体層の端面とが前記ゲート配線上で交わらず、
   かつ、前記ソース配線の下に位置する半導体層の端部のうちソース配線の長手方向の端部は、前記ゲート配線の外側の近傍に位置することを特徴とする薄膜トランジスタアレイ基板。
3. 前記ソース配線の下に位置する半導体層の端部のうちソース配線の長手方向の端部は、前記ゲート配線の外側の近傍に位置することを特徴とする請求項１記載の薄膜トランジスタアレイ基板。
4. 請求項１乃至３いずれか記載の薄膜トランジスタ基板を用いた液晶表示装置。
5. 請求項１乃至３いずれか記載の薄膜トランジスタ基板を用いた横方向電界方式の液晶表示装置
6. 正面輝度が３０００ｃｄ／ｍ²以上のバックライトを備えた請求項４又は５記載の液晶表示装置。

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