JP2003303973A - 薄膜トランジスタアレイ基板及びそれを用いた液晶表示装置 - Google Patents
薄膜トランジスタアレイ基板及びそれを用いた液晶表示装置Info
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- JP2003303973A JP2003303973A JP2002108790A JP2002108790A JP2003303973A JP 2003303973 A JP2003303973 A JP 2003303973A JP 2002108790 A JP2002108790 A JP 2002108790A JP 2002108790 A JP2002108790 A JP 2002108790A JP 2003303973 A JP2003303973 A JP 2003303973A
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Abstract
(57)【要約】
【課題】光リークの発生が抑制されたＴＦＴアレイ基板
及びそのＴＦＴアレイ基板を用いた表示特性の劣化及び
点欠陥の発生が抑制された液晶表示装置を提供するこ
と。 【解決手段】本発明にかかるＴＦＴアレイ基板は絶縁性
基板上に設けられたゲート配線４と、ゲート配線４と絶
縁膜を介して交差するソース配線５と、ソース配線と接
続されたソース電極３と、ソース電極３と対向して設け
られたドレイン電極２と、ソース電極３とドレイン電極
２の下層に設けられた半導体層１を備えている。そして
ドレイン電極２の下に位置する半導体層１がゲート配線
４に内包されるとともに、ソース電極３の端面と半導体
層１の端面とがゲート配線上で交わっていない。
及びそのＴＦＴアレイ基板を用いた表示特性の劣化及び
点欠陥の発生が抑制された液晶表示装置を提供するこ
と。 【解決手段】本発明にかかるＴＦＴアレイ基板は絶縁性
基板上に設けられたゲート配線４と、ゲート配線４と絶
縁膜を介して交差するソース配線５と、ソース配線と接
続されたソース電極３と、ソース電極３と対向して設け
られたドレイン電極２と、ソース電極３とドレイン電極
２の下層に設けられた半導体層１を備えている。そして
ドレイン電極２の下に位置する半導体層１がゲート配線
４に内包されるとともに、ソース電極３の端面と半導体
層１の端面とがゲート配線上で交わっていない。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタ及
びこれを用いた液晶表示装置に関する。
びこれを用いた液晶表示装置に関する。
【０００２】
【従来の技術】液晶を用いた表示装置は、通常、対向す
る２枚の絶縁性基板の間に液晶などの表示材料が狭持さ
れると共に、この表示材料に選択的に電圧が印加される
ように構成される。これらの絶縁性基板の少なくとも一
方には薄膜トランジスタ（以下、ＴＦＴと称す）などの
スイッチング素子およびこれと接続する画素電極などが
形成された基板（以下、ＴＦＴアレイ基板と称する）を
用いる。該ＴＦＴアレイ基板には、該スイッチング素子
に信号を与えるための信号配線(ソース配線、ゲート配
線)がマトリクス状に形成されている。
る２枚の絶縁性基板の間に液晶などの表示材料が狭持さ
れると共に、この表示材料に選択的に電圧が印加される
ように構成される。これらの絶縁性基板の少なくとも一
方には薄膜トランジスタ（以下、ＴＦＴと称す）などの
スイッチング素子およびこれと接続する画素電極などが
形成された基板（以下、ＴＦＴアレイ基板と称する）を
用いる。該ＴＦＴアレイ基板には、該スイッチング素子
に信号を与えるための信号配線(ソース配線、ゲート配
線)がマトリクス状に形成されている。
【０００３】従来のＴＦＴの構造を図５、図６に示す。
図５はボトムゲート型構造のＴＦＴ部の平面図であり、
図６は図５におけるＡ−Ａ断面図である。ここで１は半
導体層、２はドレイン電極、３はソース電極、４はゲー
ト配線、５はソース配線を示す。ＴＦＴの一般的な製造
方法を図５を用いて説明する。まず絶縁性基板上にＡ
ｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の導電膜をスパッタ装置に
より成膜する。そして写真製版工程、エッチング工程及
びレジスト除去工程によりゲート配線４を形成する。次
にゲート配線が形成された絶縁性基板上にＳｉＮｘ等の
絶縁膜、及びａ−Ｓｉ膜の半導体膜をプラズマＣＶＤ装
置により成膜する。ここで半導体膜表面ににはＰ、Ａｓ
等の不純物をドープして、オーミック層としてｎ＋ａ−
Ｓｉ層を形成する。そして写真製版工程、エッチング工
程及びレジスト除去工程により半導体層１を形成する。
さらにその上からドレイン電極２、ソース電極３、ソー
ス配線５を形成するためのＡｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ
等の導電膜をスパッタ装置により形成する。そして写真
製版工程、エッチング工程及びレジスト除去工程により
ドレイン電極２、ソース電極３及びソース配線５を形成
する。これにより図５のようなＴＦＴ構造が得られる。
この段階でのＡ−Ａ断面を図６に示す。ドレイン電極２
の下の半導体層１はゲート配線４よりはみ出した構造と
なる。
図５はボトムゲート型構造のＴＦＴ部の平面図であり、
図６は図５におけるＡ−Ａ断面図である。ここで１は半
導体層、２はドレイン電極、３はソース電極、４はゲー
ト配線、５はソース配線を示す。ＴＦＴの一般的な製造
方法を図５を用いて説明する。まず絶縁性基板上にＡ
ｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の導電膜をスパッタ装置に
より成膜する。そして写真製版工程、エッチング工程及
びレジスト除去工程によりゲート配線４を形成する。次
にゲート配線が形成された絶縁性基板上にＳｉＮｘ等の
絶縁膜、及びａ−Ｓｉ膜の半導体膜をプラズマＣＶＤ装
置により成膜する。ここで半導体膜表面ににはＰ、Ａｓ
等の不純物をドープして、オーミック層としてｎ＋ａ−
Ｓｉ層を形成する。そして写真製版工程、エッチング工
程及びレジスト除去工程により半導体層１を形成する。
さらにその上からドレイン電極２、ソース電極３、ソー
ス配線５を形成するためのＡｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ
等の導電膜をスパッタ装置により形成する。そして写真
製版工程、エッチング工程及びレジスト除去工程により
ドレイン電極２、ソース電極３及びソース配線５を形成
する。これにより図５のようなＴＦＴ構造が得られる。
この段階でのＡ−Ａ断面を図６に示す。ドレイン電極２
の下の半導体層１はゲート配線４よりはみ出した構造と
なる。
【０００４】さらにこの後に層間絶縁膜であるＳｉＮｘ
膜を形成し、写真製版工程、レジスト除去工程、エッチ
ング工程によりコンタクトホールを形成する。そしてＩ
ＴＯ膜等の透明性導電膜を成膜する。写真製版工程、レ
ジスト除去工程、エッチング工程により画素電極を形成
する。コンタクトホールを介してドレイン電極２とＩＴ
Ｏ膜とが接触し、スイッチング素子と画素電極が接続さ
れる構造となる。以上のような工程でＴＦＴが形成さ
れ、このＴＦＴをアレイ状に設けたＴＦＴアレイ基板が
液晶表示装置に用いられる。
膜を形成し、写真製版工程、レジスト除去工程、エッチ
ング工程によりコンタクトホールを形成する。そしてＩ
ＴＯ膜等の透明性導電膜を成膜する。写真製版工程、レ
ジスト除去工程、エッチング工程により画素電極を形成
する。コンタクトホールを介してドレイン電極２とＩＴ
Ｏ膜とが接触し、スイッチング素子と画素電極が接続さ
れる構造となる。以上のような工程でＴＦＴが形成さ
れ、このＴＦＴをアレイ状に設けたＴＦＴアレイ基板が
液晶表示装置に用いられる。
【０００５】図５に示す構造ではゲート配線４とソース
配線５とがゲート絶縁膜を介して交差している。ゲート
配線４上でソース配線５とソース電極３が接続してい
る。そしてゲート電極を介して前記ソース電極３と対向
する位置にドレイン電極２が設けられている。このソー
ス電極３の全域、ソース配線５の一部及びドレイン電極
２の一部の下層に半導体層１が設けられた構造となる。
そしてこのドレイン電極２の下に設けられた半導体層１
はゲート配線４からはみ出した構造となる。
配線５とがゲート絶縁膜を介して交差している。ゲート
配線４上でソース配線５とソース電極３が接続してい
る。そしてゲート電極を介して前記ソース電極３と対向
する位置にドレイン電極２が設けられている。このソー
ス電極３の全域、ソース配線５の一部及びドレイン電極
２の一部の下層に半導体層１が設けられた構造となる。
そしてこのドレイン電極２の下に設けられた半導体層１
はゲート配線４からはみ出した構造となる。
【０００６】
【発明が解決しようとする課題】上記の従来技術におい
て、ゲート配線４からはみ出した部分の半導体層１にＴ
ＦＴアレイ基板の下方からバックライト光が照射される
と半導体層１中に電荷が誘起される。このような状態で
は、画素電極に蓄積された電荷が、ドレイン電極２下に
発生したキャリアを介してＴＦＴ部の半導体層１（チャ
ネル）に流入する。さらにソース配線５とゲート配線４
との交差部近傍の半導体層１にバックライト光が照射さ
れることにより、ＴＦＴ部の半導体層１（チャネル）に
存在する電荷（キャリア）は、ソース配線５下の半導体
層１に発生したキャリアを介してソース配線５に流入す
る。以上のメカニズムにより、画素電極の電荷がソース
配線５に流出することでリーク電流が生じる。この光リ
ークにより、クロストーク、輝度ムラ、コントラスト低
下など表示特性の低下が発生する。
て、ゲート配線４からはみ出した部分の半導体層１にＴ
ＦＴアレイ基板の下方からバックライト光が照射される
と半導体層１中に電荷が誘起される。このような状態で
は、画素電極に蓄積された電荷が、ドレイン電極２下に
発生したキャリアを介してＴＦＴ部の半導体層１（チャ
ネル）に流入する。さらにソース配線５とゲート配線４
との交差部近傍の半導体層１にバックライト光が照射さ
れることにより、ＴＦＴ部の半導体層１（チャネル）に
存在する電荷（キャリア）は、ソース配線５下の半導体
層１に発生したキャリアを介してソース配線５に流入す
る。以上のメカニズムにより、画素電極の電荷がソース
配線５に流出することでリーク電流が生じる。この光リ
ークにより、クロストーク、輝度ムラ、コントラスト低
下など表示特性の低下が発生する。
【０００７】従って液晶表示装置では半導体層１の下の
ゲート配線４からはみ出した部分によって光リークが発
生する。この対策として半導体層１のはみ出し量を減少
させた構造のＴＦＴが用いられることがある。この構造
を図７に示す。図７は上述の製造方法と同様の製造方法
で形成したＴＦＴであり、図５と同じ製造段階での平面
図である。この構造ではゲート配線４上で半導体層１を
島化しており、半導体層１パターンが全てゲート配線４
上に内包されている。従ってバックライトからに光がゲ
ート配線４によって遮られ、半導体層１中に誘起される
電荷が少なくなる。よって光リークに対して強いＴＦＴ
を形成することができ、輝度ムラやコントラスト低下な
ど表示特性の低下が抑制される。
ゲート配線４からはみ出した部分によって光リークが発
生する。この対策として半導体層１のはみ出し量を減少
させた構造のＴＦＴが用いられることがある。この構造
を図７に示す。図７は上述の製造方法と同様の製造方法
で形成したＴＦＴであり、図５と同じ製造段階での平面
図である。この構造ではゲート配線４上で半導体層１を
島化しており、半導体層１パターンが全てゲート配線４
上に内包されている。従ってバックライトからに光がゲ
ート配線４によって遮られ、半導体層１中に誘起される
電荷が少なくなる。よって光リークに対して強いＴＦＴ
を形成することができ、輝度ムラやコントラスト低下な
ど表示特性の低下が抑制される。
【０００８】しかし、図７に示すようなＴＦＴを用いた
場合、ある確率で点欠陥が発生する問題がある。解析を
行った結果、この点欠陥はＴＦＴリーク電流が大きくな
ることにより生じていることがわかった。
場合、ある確率で点欠陥が発生する問題がある。解析を
行った結果、この点欠陥はＴＦＴリーク電流が大きくな
ることにより生じていることがわかった。
【０００９】このように、従来の液晶表示装置では、バ
ックライトを照射した場合に輝度ムラやコントラスト低
下などの表示特性が劣化するといった問題点や、点欠陥
が生じるという問題点があった。
ックライトを照射した場合に輝度ムラやコントラスト低
下などの表示特性が劣化するといった問題点や、点欠陥
が生じるという問題点があった。
【００１０】我々は、上記問題点を解決するため、様々
な形状のＴＦＴを作成し点欠陥の発生との相関を調べ
た。その結果、ゲート電極上にてａ−Ｓｉの端部がソー
ス配線とドレイン電極の両方と交わるようにａ−Ｓｉを
配置した場合に点欠陥が発生しやすく、いずれかの一方
の交点をゲート電極の外側になるように配置すると点欠
陥が発生しにくくなることが明らかになった。
な形状のＴＦＴを作成し点欠陥の発生との相関を調べ
た。その結果、ゲート電極上にてａ−Ｓｉの端部がソー
ス配線とドレイン電極の両方と交わるようにａ−Ｓｉを
配置した場合に点欠陥が発生しやすく、いずれかの一方
の交点をゲート電極の外側になるように配置すると点欠
陥が発生しにくくなることが明らかになった。
【００１１】この理由としては、点欠陥を生じたＴＦＴ
のリークパスの端面がａ−Ｓｉの端面を介するものであ
り、該リークパスの導電率はゲート配線からの電界によ
り変動することが考えられる。すなわち保持期間中のゲ
ート配線からの電界により点欠陥となる画素のａ−Ｓｉ
端面の導電率が低くなる。全てのａ−Ｓｉ端面がゲート
配線上に配置されている場合はリークパスとして機能す
るが、その一部がゲート配線上になければその部分が高
抵抗となりリークパスが分断されるためにリーク電流が
流れない。本発明にかかる薄膜トランジスタは、この実
験結果を反映したものである。
のリークパスの端面がａ−Ｓｉの端面を介するものであ
り、該リークパスの導電率はゲート配線からの電界によ
り変動することが考えられる。すなわち保持期間中のゲ
ート配線からの電界により点欠陥となる画素のａ−Ｓｉ
端面の導電率が低くなる。全てのａ−Ｓｉ端面がゲート
配線上に配置されている場合はリークパスとして機能す
るが、その一部がゲート配線上になければその部分が高
抵抗となりリークパスが分断されるためにリーク電流が
流れない。本発明にかかる薄膜トランジスタは、この実
験結果を反映したものである。
【００１２】本発明は、このような問題点を解決するた
めになされたもので、光リークの発生が抑制されたＴＦ
Ｔアレイ基板及びそのＴＦＴアレイ基板を用いた表示特
性の劣化及び点欠陥の発生が抑制された液晶表示装置を
提供することを目的とする。
めになされたもので、光リークの発生が抑制されたＴＦ
Ｔアレイ基板及びそのＴＦＴアレイ基板を用いた表示特
性の劣化及び点欠陥の発生が抑制された液晶表示装置を
提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明にかかる第１の薄
膜トランジスタアレイ基板は絶縁性基板上の画素を構成
する画素電極を駆動するゲート配線（例えば、本実施の
形態におけるゲート配線４）と、前記ゲート配線と絶縁
膜を介して交差するソース配線（例えば、本実施の形態
におけるソース配線５）と、前記ソース配線と接続され
たソース電極（例えば、本実施の形態におけるソース電
極３）と、前記ソース電極と対向して設けられ、かつ前
記画素電極と接続されたドレイン電極（例えば、本実施
の形態におけるドレイン電極２）と、前記ソース電極及
び前記ドレイン電極と接続されるとともに、当該ソース
電極とドレイン電極の下層に設けられた半導体層（例え
ば、本実施の形態における半導体層１）を備えた薄膜ト
ランジスタアレイ基板において、前記ドレイン電極の下
に位置する半導体層が前記ゲート配線に内包されるとと
もに、前記ソース電極の端面と前記半導体層の端面とが
前記ゲート配線上で交わらないことを特徴とするもので
ある。これにより点欠陥の発生を防止しながら、光リー
クの発生を抑制することができる。
膜トランジスタアレイ基板は絶縁性基板上の画素を構成
する画素電極を駆動するゲート配線（例えば、本実施の
形態におけるゲート配線４）と、前記ゲート配線と絶縁
膜を介して交差するソース配線（例えば、本実施の形態
におけるソース配線５）と、前記ソース配線と接続され
たソース電極（例えば、本実施の形態におけるソース電
極３）と、前記ソース電極と対向して設けられ、かつ前
記画素電極と接続されたドレイン電極（例えば、本実施
の形態におけるドレイン電極２）と、前記ソース電極及
び前記ドレイン電極と接続されるとともに、当該ソース
電極とドレイン電極の下層に設けられた半導体層（例え
ば、本実施の形態における半導体層１）を備えた薄膜ト
ランジスタアレイ基板において、前記ドレイン電極の下
に位置する半導体層が前記ゲート配線に内包されるとと
もに、前記ソース電極の端面と前記半導体層の端面とが
前記ゲート配線上で交わらないことを特徴とするもので
ある。これにより点欠陥の発生を防止しながら、光リー
クの発生を抑制することができる。
【００１４】本発明にかかる第２の薄膜トランジスタア
レイ基板は、上述の第１の薄膜トランジスタアレイ基板
であって、前記半導体層は、前記ソース配線のソース電
極と反対側の側面よりも内側に設けられたことを特徴と
するものである。これにより光リークの発生を抑制する
ことができる。
レイ基板は、上述の第１の薄膜トランジスタアレイ基板
であって、前記半導体層は、前記ソース配線のソース電
極と反対側の側面よりも内側に設けられたことを特徴と
するものである。これにより光リークの発生を抑制する
ことができる。
【００１５】本発明にかかる第３の薄膜トランジスタア
レイ基板は、上述の第１または第２いずれかの薄膜トラ
ンジスタアレイ基板であって、前記ソース配線の下に位
置する半導体層は、前記ゲート配線の外側の近傍に端部
を有することを特徴とするものである。
レイ基板は、上述の第１または第２いずれかの薄膜トラ
ンジスタアレイ基板であって、前記ソース配線の下に位
置する半導体層は、前記ゲート配線の外側の近傍に端部
を有することを特徴とするものである。
【００１６】本発明にかかる薄膜トランジスタは液晶表
示装置に用いることができる。これにより表示特性の優
れた液晶表示装置を提供することができる。
示装置に用いることができる。これにより表示特性の優
れた液晶表示装置を提供することができる。
【００１７】本発明にかかる薄膜トランジスタは光リー
クに強いため横方向電界方式の液晶表示装置に用いるこ
とが好適である。これにより表示特性の優れた液晶表示
装置を提供することができる。
クに強いため横方向電界方式の液晶表示装置に用いるこ
とが好適である。これにより表示特性の優れた液晶表示
装置を提供することができる。
【００１８】上述の液晶表示装置は、光リークに強いた
め正面輝度が３０００ｃｄ／ｍ２以上のバックライトを
備えた液晶表示装置にもちいることができる。
め正面輝度が３０００ｃｄ／ｍ２以上のバックライトを
備えた液晶表示装置にもちいることができる。
【００１９】
【発明の実施の形態】本発明の実施の形態１．本発明に
かかるＴＦＴの構造を図１を用いて説明する。図１はＴ
ＦＴの平面図であり、以下の製造工程により製造され
る。ここで１は半導体層、２はドレイン電極、３はソー
ス電極、４はゲート配線、５はソース配線を示す。まず
絶縁性基板上にＡｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属又
はこれらを主成分とする合金をスパッタ装置により１０
０〜５００ｎｍ程度の厚さで成膜する。そして写真製版
工程、エッチング工程及びレジスト除去工程によりパタ
ーニングし、ゲート配線４を形成する。次に導電膜がパ
ターニングされた絶縁性基板上にＳｉＮｘ等の絶縁膜、
及びａ−Ｓｉ膜の半導体膜をプラズマＣＶＤ装置により
それぞれ１５０〜５００nm、５０〜３００nm程度の厚さ
で成膜する。ここで半導体膜表面にＰをドープして、オ
ーミック層としてｎ＋ａ−Ｓｉを形成する。そして写真
製版工程、エッチング工程及びレジスト除去工程により
半導体層１を形成する。さらにその上からドレイン電極
２、ソース電極３、ソース配線５を形成するためのＡ
ｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属又はこれらを主成分
とする合金をスパッタ装置により１００〜５００ｎｍ程
度の膜厚で形成する。この導電膜を写真製版工程、エッ
チング工程及びレジスト除去工程によりパターニング
し、ドレイン電極２、ソース電極３及びソース配線５を
形成する。これにより図１に示すＴＦＴ構造が得られ
る。
かかるＴＦＴの構造を図１を用いて説明する。図１はＴ
ＦＴの平面図であり、以下の製造工程により製造され
る。ここで１は半導体層、２はドレイン電極、３はソー
ス電極、４はゲート配線、５はソース配線を示す。まず
絶縁性基板上にＡｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属又
はこれらを主成分とする合金をスパッタ装置により１０
０〜５００ｎｍ程度の厚さで成膜する。そして写真製版
工程、エッチング工程及びレジスト除去工程によりパタ
ーニングし、ゲート配線４を形成する。次に導電膜がパ
ターニングされた絶縁性基板上にＳｉＮｘ等の絶縁膜、
及びａ−Ｓｉ膜の半導体膜をプラズマＣＶＤ装置により
それぞれ１５０〜５００nm、５０〜３００nm程度の厚さ
で成膜する。ここで半導体膜表面にＰをドープして、オ
ーミック層としてｎ＋ａ−Ｓｉを形成する。そして写真
製版工程、エッチング工程及びレジスト除去工程により
半導体層１を形成する。さらにその上からドレイン電極
２、ソース電極３、ソース配線５を形成するためのＡ
ｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の金属又はこれらを主成分
とする合金をスパッタ装置により１００〜５００ｎｍ程
度の膜厚で形成する。この導電膜を写真製版工程、エッ
チング工程及びレジスト除去工程によりパターニング
し、ドレイン電極２、ソース電極３及びソース配線５を
形成する。これにより図１に示すＴＦＴ構造が得られ
る。
【００２０】さらにこの後に層間絶縁膜であるＳｉＮｘ
膜を３００ｎｍ程度の膜厚で形成する。そして写真製版
工程、レジスト除去工程及びエッチング工程によりコン
タクトホールを形成する。そしてＩＴＯ膜等の透明性導
電膜を１００ｎｍ程度の膜厚で成膜する。写真製版工
程、エッチング工程及びレジスト除去工程により画素電
極を形成する。ここでコンタクトホールを介してドレイ
ン電極とＩＴＯ膜とが接触し、スイッチング素子と画素
電極が接続される構造となる。以上のような工程でＴＦ
Ｔアレイ基板が形成される。このＴＦＴアレイ基板を用
いることにより液晶表示装置が形成される。横方向電界
方式の液晶表示装置に用いるＴＦＴアレイ基板を作成す
る際にはＩＴＯの代わりにＣｒ、Ａｌ、Ｍｏ、Ｔｉ、Ｗ
等の金属を用いて画素電極を形成してもよい。またドレ
イン電極２をその横方向電界方式の画素電極としてもよ
い。
膜を３００ｎｍ程度の膜厚で形成する。そして写真製版
工程、レジスト除去工程及びエッチング工程によりコン
タクトホールを形成する。そしてＩＴＯ膜等の透明性導
電膜を１００ｎｍ程度の膜厚で成膜する。写真製版工
程、エッチング工程及びレジスト除去工程により画素電
極を形成する。ここでコンタクトホールを介してドレイ
ン電極とＩＴＯ膜とが接触し、スイッチング素子と画素
電極が接続される構造となる。以上のような工程でＴＦ
Ｔアレイ基板が形成される。このＴＦＴアレイ基板を用
いることにより液晶表示装置が形成される。横方向電界
方式の液晶表示装置に用いるＴＦＴアレイ基板を作成す
る際にはＩＴＯの代わりにＣｒ、Ａｌ、Ｍｏ、Ｔｉ、Ｗ
等の金属を用いて画素電極を形成してもよい。またドレ
イン電極２をその横方向電界方式の画素電極としてもよ
い。
【００２１】図１に示す構造ではゲート配線４とソース
配線５とが、ゲート絶縁膜を介して交差している。そし
てそのゲート配線４上で、ソース配線５の一部とソース
電極３が接続している。さらにゲート配線４上に設けら
れたゲート電極の上でソース電極３と対向する位置にド
レイン電極２が設けられている。このドレイン電極２は
ゲート配線からはみ出した構造をとり画素電極と接続さ
れ、スイッチング素子となる。そしてこのソース電極３
の全域、ドレイン電極２の一部及びソース配線５の一部
の下に半導体層１が設けられている。そのソース配線５
の下に設けられた半導体層１はゲート配線４の外側の近
傍でソース配線５の内側から外側へ交差している構造と
なる。
配線５とが、ゲート絶縁膜を介して交差している。そし
てそのゲート配線４上で、ソース配線５の一部とソース
電極３が接続している。さらにゲート配線４上に設けら
れたゲート電極の上でソース電極３と対向する位置にド
レイン電極２が設けられている。このドレイン電極２は
ゲート配線からはみ出した構造をとり画素電極と接続さ
れ、スイッチング素子となる。そしてこのソース電極３
の全域、ドレイン電極２の一部及びソース配線５の一部
の下に半導体層１が設けられている。そのソース配線５
の下に設けられた半導体層１はゲート配線４の外側の近
傍でソース配線５の内側から外側へ交差している構造と
なる。
【００２２】ここではドレイン電極２の一部の下に設け
られた半導体層１はゲート配線４上に内包された構造と
なる。従ってバックライトの照射された光がゲート配線
４で遮られ半導体層１に照射されない構造となる。よっ
てＴＦＴ部の半導体層１（チャネル）に誘起される電荷
（キャリア）が減少する。これにより光リークの発生を
抑制することができる。よって輝度ムラやコントラスト
低下等の表示特性の劣化を抑制できる。
られた半導体層１はゲート配線４上に内包された構造と
なる。従ってバックライトの照射された光がゲート配線
４で遮られ半導体層１に照射されない構造となる。よっ
てＴＦＴ部の半導体層１（チャネル）に誘起される電荷
（キャリア）が減少する。これにより光リークの発生を
抑制することができる。よって輝度ムラやコントラスト
低下等の表示特性の劣化を抑制できる。
【００２３】またソース電極３の下の全域に渡って、半
導体層１が設けられている。そしてソース配線５とゲー
ト配線４が交差する部分の外側近傍で半導体層１とソー
ス配線５が交差した構造となる。そのためゲート配線４
上で半導体層１の端面とソース電極３の端面とが交差し
た部分が存在しない。従って半導体層１端面のリークパ
スが発生せず、リーク起因による点欠陥の発生が抑制さ
れる。
導体層１が設けられている。そしてソース配線５とゲー
ト配線４が交差する部分の外側近傍で半導体層１とソー
ス配線５が交差した構造となる。そのためゲート配線４
上で半導体層１の端面とソース電極３の端面とが交差し
た部分が存在しない。従って半導体層１端面のリークパ
スが発生せず、リーク起因による点欠陥の発生が抑制さ
れる。
【００２４】本発明の実施の形態２．本発明にかかる実
施の形態２のＴＦＴ構造を図２に示す。この実施の形態
２にかかるＴＦＴ構造の構成は図１と同様なので説明を
省略する。また製造方法も同様であるため説明を省略す
る。
施の形態２のＴＦＴ構造を図２に示す。この実施の形態
２にかかるＴＦＴ構造の構成は図１と同様なので説明を
省略する。また製造方法も同様であるため説明を省略す
る。
【００２５】本実施の形態でもソース電極３の下の全域
に渡って、半導体層１が設けられており、この点では実
施の形態１と同じである。従ってゲート配線４上で半導
体層１の端面とソース電極３の端面とが交差した部分が
存在しないため、実施の形態１と同様に、半導体層１端
面のリークパスが発生せず、リーク起因による点欠陥の
発生が抑制される。
に渡って、半導体層１が設けられており、この点では実
施の形態１と同じである。従ってゲート配線４上で半導
体層１の端面とソース電極３の端面とが交差した部分が
存在しないため、実施の形態１と同様に、半導体層１端
面のリークパスが発生せず、リーク起因による点欠陥の
発生が抑制される。
【００２６】本実施の形態ではソース配線５の下の半導
体層１が、ソース配線５を介してソース電極３の反対側
の側面においてソース配線５の内側に設けられている点
で上記の実施の形態１と異なる。この構造ではソース配
線５が形成されている領域でゲート配線４からはみ出し
た半導体層１の面積が小さくなる。従って、ソース配線
５とゲート配線４との交差部近傍の半導体層１において
光照射による電荷（キャリア）の発生が抑制される。こ
れによりＴＦＴ部の半導体層（チャネル）からソース配
線に流入するリーク電流をさらに抑制することができ
る。よって輝度ムラやコントラスト低下など表示特性の
低下が抑制される。
体層１が、ソース配線５を介してソース電極３の反対側
の側面においてソース配線５の内側に設けられている点
で上記の実施の形態１と異なる。この構造ではソース配
線５が形成されている領域でゲート配線４からはみ出し
た半導体層１の面積が小さくなる。従って、ソース配線
５とゲート配線４との交差部近傍の半導体層１において
光照射による電荷（キャリア）の発生が抑制される。こ
れによりＴＦＴ部の半導体層（チャネル）からソース配
線に流入するリーク電流をさらに抑制することができ
る。よって輝度ムラやコントラスト低下など表示特性の
低下が抑制される。
【００２７】本発明の実施の形態３．本発明にかかる実
施の形態３のＴＦＴ構造を図３に示す。この実施の形態
３にかかるＴＦＴ構造の構成は図１と同様なので説明を
省略する。また製造方法も実施の形態１と同様であるた
め説明を省略する。
施の形態３のＴＦＴ構造を図３に示す。この実施の形態
３にかかるＴＦＴ構造の構成は図１と同様なので説明を
省略する。また製造方法も実施の形態１と同様であるた
め説明を省略する。
【００２８】本実施の形態では上述の実施の形態２で示
した構造のＴＦＴにおいて、ソース配線５下の半導体層
１の端面がゲート配線４との外側の近傍に設けられてい
る点で上述の実施の形態１、２と異なる。この構造で
は、ソース配線５の下においてゲート配線４からはみ出
した半導体層１の面積をさらに小さくすることができ
る。従って、半導体層１の大部分でバックライトがゲー
ト配線４によって遮られ、ソース配線５の下層の半導体
層１において光照射による電荷（キャリア）の発生がさ
らに抑制される。これによりＴＦＴ部の半導体層１（チ
ャネル）からソース配線５に流入するリーク電流をさら
に抑制することができる。よって光リークに対して強く
なり、液晶表示装置において輝度ムラ、コントラスト低
下などの表示特性の低下が抑制される。
した構造のＴＦＴにおいて、ソース配線５下の半導体層
１の端面がゲート配線４との外側の近傍に設けられてい
る点で上述の実施の形態１、２と異なる。この構造で
は、ソース配線５の下においてゲート配線４からはみ出
した半導体層１の面積をさらに小さくすることができ
る。従って、半導体層１の大部分でバックライトがゲー
ト配線４によって遮られ、ソース配線５の下層の半導体
層１において光照射による電荷（キャリア）の発生がさ
らに抑制される。これによりＴＦＴ部の半導体層１（チ
ャネル）からソース配線５に流入するリーク電流をさら
に抑制することができる。よって光リークに対して強く
なり、液晶表示装置において輝度ムラ、コントラスト低
下などの表示特性の低下が抑制される。
【００２９】図３では、実施の形態２で示した図２のＴ
ＦＴアレイ基板の半導体層１の端面をゲート配線の外側
の近傍に設けたが、これに限らず実施の形態１で示した
図１のＴＦＴアレイ基板においてソース配線５の下の半
導体層１の端面をゲート配線の外側の近傍に設けても同
様の結果が得られる。
ＦＴアレイ基板の半導体層１の端面をゲート配線の外側
の近傍に設けたが、これに限らず実施の形態１で示した
図１のＴＦＴアレイ基板においてソース配線５の下の半
導体層１の端面をゲート配線の外側の近傍に設けても同
様の結果が得られる。
【００３０】その他の実施の形態．上記の実施の形態３
ではソース配線５の下層の半導体層１の端面をソース配
線５とゲート配線４との交差部近傍の両側に設けたが、
図４に示す様に片側のみ設けても、はみ出した半導体層
１の面積をさらに小さくすることができる。これによ
り、リーク電流を抑制することができる。よって輝度ム
ラ、コントラスト低下など表示特性の低下が抑制され
る。
ではソース配線５の下層の半導体層１の端面をソース配
線５とゲート配線４との交差部近傍の両側に設けたが、
図４に示す様に片側のみ設けても、はみ出した半導体層
１の面積をさらに小さくすることができる。これによ
り、リーク電流を抑制することができる。よって輝度ム
ラ、コントラスト低下など表示特性の低下が抑制され
る。
【００３１】図４ではソース配線５の下においてソース
電極３側に半導体層１の端面を設けたが、ドレイン側に
半導体層１を設けても同様の効果をえることができる。
電極３側に半導体層１の端面を設けたが、ドレイン側に
半導体層１を設けても同様の効果をえることができる。
【００３２】本発明にかかるＴＦＴアレイ基板は実施の
形態１で示した製造方法で挙げた膜厚、膜種に限らず、
他の膜種、膜厚を有するＴＦＴ構造でも、当該半導体層
１の構造が同様であれば同様の効果が得られる。例えば
導電膜はＡｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ以外にもＮｉ、Ａ
ｇ、Ｔａ、Ｃｕ等の金属及びこれらを主成分とした合金
でもよい。さらに絶縁膜はＳｉＮｘに限らずＳｉＯ２で
もよい。また半導体層１はａ−Ｓｉ膜（アモルファスシ
リコン）に限らずｐ−Ｓｉ膜（ポリシリコン）でもよ
い。オーミック層を形成するためにＰをドープしてｎ＋
ａ−Ｓｉ層を形成したがＡｓをドープしてもよい。さら
にはＢをドープしてオーミック層としてｐ＋ａ−Ｓｉ層
を形成してもよい。ドープの方法としては成膜中に所定
の不純物を含んだガスを導入する方法や、イオンドーピ
ング方法、イオン注入方法を用いるとよい。また成膜方
法はスパッタ法、プラズマＣＶＤ法に限らず蒸着法、減
圧ＣＶＤ法、常圧ＣＶＤ法を用いてもよい。
形態１で示した製造方法で挙げた膜厚、膜種に限らず、
他の膜種、膜厚を有するＴＦＴ構造でも、当該半導体層
１の構造が同様であれば同様の効果が得られる。例えば
導電膜はＡｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ以外にもＮｉ、Ａ
ｇ、Ｔａ、Ｃｕ等の金属及びこれらを主成分とした合金
でもよい。さらに絶縁膜はＳｉＮｘに限らずＳｉＯ２で
もよい。また半導体層１はａ−Ｓｉ膜（アモルファスシ
リコン）に限らずｐ−Ｓｉ膜（ポリシリコン）でもよ
い。オーミック層を形成するためにＰをドープしてｎ＋
ａ−Ｓｉ層を形成したがＡｓをドープしてもよい。さら
にはＢをドープしてオーミック層としてｐ＋ａ−Ｓｉ層
を形成してもよい。ドープの方法としては成膜中に所定
の不純物を含んだガスを導入する方法や、イオンドーピ
ング方法、イオン注入方法を用いるとよい。また成膜方
法はスパッタ法、プラズマＣＶＤ法に限らず蒸着法、減
圧ＣＶＤ法、常圧ＣＶＤ法を用いてもよい。
【００３３】本発明にかかるＴＦＴアレイ基板を液晶表
示装置に用いることにより輝度ムラ、コントラスト低下
など表示特性の低下が抑制され、かつ点欠陥の少ない表
示特性の優れた高品質の液晶表示装置を製造することが
できる。
示装置に用いることにより輝度ムラ、コントラスト低下
など表示特性の低下が抑制され、かつ点欠陥の少ない表
示特性の優れた高品質の液晶表示装置を製造することが
できる。
【００３４】さらに本発明にかかるＴＦＴアレイ基板は
リーク電流が小さいので、保持容量が小さく、リーク電
流に対して敏感な反応を示す横方向電界方式の液晶表示
装置（ＩＰＳ方式ＴＦＴ−ＬＣＤ）に用いることが好適
である。
リーク電流が小さいので、保持容量が小さく、リーク電
流に対して敏感な反応を示す横方向電界方式の液晶表示
装置（ＩＰＳ方式ＴＦＴ−ＬＣＤ）に用いることが好適
である。
【００３５】また本発明にかかるＴＦＴアレイ基板は、
光リークが小さいためバックライトの正面輝度が高い液
晶表示装置に用いることが好適である。例えばバックラ
イトの正面輝度が３０００ｃｄ／ｍ２以上の液晶表示装
置に用いることも可能である。これにより高輝度であ
り、かつ光リークによる輝度ムラやコントラスト低下な
どが抑制された高品質の液晶表示装置を提供することが
できる。
光リークが小さいためバックライトの正面輝度が高い液
晶表示装置に用いることが好適である。例えばバックラ
イトの正面輝度が３０００ｃｄ／ｍ２以上の液晶表示装
置に用いることも可能である。これにより高輝度であ
り、かつ光リークによる輝度ムラやコントラスト低下な
どが抑制された高品質の液晶表示装置を提供することが
できる。
【００３６】
【発明の効果】本発明によれば、光リークが抑制された
ＴＦＴアレイ基板、及びそのＴＦＴアレイ基板を用いた
表示特性の劣化及び点欠陥の発生が抑制された液晶表示
装置を提供することができる。
ＴＦＴアレイ基板、及びそのＴＦＴアレイ基板を用いた
表示特性の劣化及び点欠陥の発生が抑制された液晶表示
装置を提供することができる。
【図１】本発明の実施の形態１にかかるＴＦＴ構造を示
す平面図である。
す平面図である。
【図２】本発明の実施の形態２にかかるＴＦＴ構造を示
す平面図である。
す平面図である。
【図３】本発明の実施の形態３にかかるＴＦＴ構造を示
す平面図である。
す平面図である。
【図４】本発明のその他の実施の形態にかかるＴＦＴ構
造を示す平面図である。
造を示す平面図である。
【図５】従来のＴＦＴ構造を示す平面図である。
【図６】図５のＡ−Ａ断面図である。
【図７】従来のＴＦＴ構造を示す平面図である。
１ 半導体層
２ ドレイン電極
３ ソース電極
４ ゲート配線
５ ソース配線
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｆ 9/35 Ｈ０１Ｌ 29/78 ６１８Ｃ
(72)発明者 中山 明男
熊本県菊池郡西合志町御代志997番地 株
式会社アドバンスト・ディスプレイ内
Ｆターム(参考） 2H091 FA41Z GA02 GA13 LA17
2H092 JA26 JA28 JA33 JA37 JA41
JA46 JA47 JB01 JB33 JB61
KA05 KB04 KB13 MA07 MA08
MA27 NA22
5C094 AA03 BA03 BA43 CA19 EA04
EA07 JA20
5F110 AA06 AA21 BB01 CC07 EE02
EE03 EE04 EE06 EE43 EE44
FF02 FF03 FF29 FF30 FF32
GG02 GG13 GG15 GG23 GG25
GG26 GG44 GG45 GG47 HK02
HK03 HK04 HK06 HK09 HK16
HK21 HK25 HK32 HK33 HK34
HK35 HK37 HK39 HL07 HL22
HL23 HM04 HM05 NN04 NN24
NN44 QQ01
Claims (6)
- 【請求項１】絶縁性基板上の画素を構成する画素電極を
駆動するゲート配線と、 前記ゲート配線と絶縁膜を介して交差するソース配線
と、 前記ソース配線と接続されたソース電極と、 前記ソース電極と対向して設けられ、かつ前記画素電極
と接続されたドレイン電極と、 前記ソース電極及び前記ドレイン電極と接続されるとと
もに、当該ソース電極とドレイン電極の下層に設けられ
た半導体層を備えた薄膜トランジスタアレイ基板におい
て、 前記ドレイン電極の下に位置する半導体層が前記ゲート
配線に内包されるとともに、 前記ソース電極の端面と前記半導体層の端面とが前記ゲ
ート配線上で交わらないことを特徴とする薄膜トランジ
スタアレイ基板。 - 【請求項２】前記半導体層は、前記ソース配線のソース
電極と反対側の側面よりも内側に設けられたことを特徴
とする請求項１記載の薄膜トランジスタアレイ基板。 - 【請求項３】前記ソース配線の下に位置する半導体層
は、前記ゲート配線の外側の近傍に端部を有することを
特徴とする請求項１又は２記載の薄膜トランジスタアレ
イ基板。 - 【請求項４】請求項１乃至３いずれか記載の薄膜トラン
ジスタ基板を用いた液晶表示装置。 - 【請求項５】請求項１乃至３いずれか記載の薄膜トラン
ジスタ基板を用いた横方向電界方式の液晶表示装置 - 【請求項６】正面輝度が３０００ｃｄ／ｍ2以上のバッ
クライトを備えた請求項４又は５記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002108790A JP4138357B2 (ja) | 2002-04-11 | 2002-04-11 | 薄膜トランジスタアレイ基板及びそれを用いた液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002108790A JP4138357B2 (ja) | 2002-04-11 | 2002-04-11 | 薄膜トランジスタアレイ基板及びそれを用いた液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003303973A true JP2003303973A (ja) | 2003-10-24 |
| JP4138357B2 JP4138357B2 (ja) | 2008-08-27 |
Family
ID=29392433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002108790A Expired - Lifetime JP4138357B2 (ja) | 2002-04-11 | 2002-04-11 | 薄膜トランジスタアレイ基板及びそれを用いた液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4138357B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008203589A (ja) * | 2007-02-21 | 2008-09-04 | Mitsubishi Electric Corp | 液晶表示装置及びその製造方法 |
| US7825412B2 (en) | 2006-12-21 | 2010-11-02 | Hitachi Displays, Ltd. | Display device |
| WO2014068829A1 (ja) * | 2012-10-31 | 2014-05-08 | 凸版印刷株式会社 | 薄膜トランジスタアレイ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8105233B2 (en) | 2007-10-24 | 2012-01-31 | Tarek Ahmed Nabil Abou El Kheir | Endoscopic system and method for therapeutic applications and obtaining 3-dimensional human vision simulated imaging with real dynamic convergence |
-
2002
- 2002-04-11 JP JP2002108790A patent/JP4138357B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7825412B2 (en) | 2006-12-21 | 2010-11-02 | Hitachi Displays, Ltd. | Display device |
| JP2008203589A (ja) * | 2007-02-21 | 2008-09-04 | Mitsubishi Electric Corp | 液晶表示装置及びその製造方法 |
| US7952670B2 (en) | 2007-02-21 | 2011-05-31 | Mitsubishi Electric Corporation | Liquid crystal display comprising a semiconductor layer integrally formed and including a crossover portion, a TFT portion, and a connection portion and manufacturing method for the same |
| WO2014068829A1 (ja) * | 2012-10-31 | 2014-05-08 | 凸版印刷株式会社 | 薄膜トランジスタアレイ |
| US10374025B2 (en) | 2012-10-31 | 2019-08-06 | Toppan Printing Co., Ltd. | Thin film transistor array |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4138357B2 (ja) | 2008-08-27 |
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