KR970024239A - 반도체 기억장치와 그 제조방법(semiconductor memory device and method of manufacturing the same) - Google Patents

반도체 기억장치와 그 제조방법(semiconductor memory device and method of manufacturing the same) Download PDF

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Abstract

실리콘 기판(1)의 주면(1S)로부터 내부로 향하여 제2방향을 따라서 형성된 각각의 트렌치(3)의 바닥면(3B) 바로 아래에만 각각의 소스 영역(4)를 형성하고, 또 각각의 트렌치(3)내에 각각의 게이트 전극부(23)을 형성한다. 즉, 각각의 게이트 전극부(23)은, 트렌치(3)의 측면(S1)상과 바닥면(3B)의 일부상에 게이트 산화막(19)를, 그 상면상에 FG 전극(20)을, 게이트 산화막(19)에 접하지 않는 FG 전극(20)의 측면상과 그 상면상과 트렌치(3)의 바닥면(3B)의 다른쪽 부분상과 측면(S2)상에 게이트 절연막(21)을, 게이트 절연막(21)의 상면을 피복하도록 CG 전극(22)를 형성하여 이루어진다. 각각의 드레인 영역(11)은 인접한 2개의 트랜지스터에 의해 공유된다. 이것에 의해 게이트 전극부(23)의 면적은 저감화됨과 동시에 그것이 존재하는 부분과 존재하지 않는 부분 사이의 단차는 저감된다. 따라서, 각 메모리셀의 면적을 저감하면서, 각 메모리셀의 단차를 저감시킬 수 있다.

Description

반도체 기억장치와 그 제조방법(SEMICONDUCTOR MEMORY DEVICE ANO METHOD OF MANUFACTURING THE SAME)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예1에 의한 EEPROM을 도시한 평면구조도,
제2도는 제1도에 도시한 평면구조도의 b-b에 있어서의 단면구조도,
제3도는 제1도에 도시한 평면구조도의 c-c에 있어서의 단면구조도,
제4도는 제1도에 도시한 평면구조도의 d-d에 있어서의 단면구조도,
제5도는 제1도에 도시한 EEPROM의 제조프로세스의 제1정을 설명하기 위한 평면구조도,
제6도는 제5도에 도시한 평면구조도의 b-b에 있어서의 단면구조도,
제7도는 제1도에 도시한 EEPROM의 제조프로세스의 제2공정을 설명하기 위한 평면구조도,
제8도는 제7도에 도시한 평면 구조도의 b-b에 있어서의 단면구조도,
제9도는 제1도에 도시한 EEPROM의 제조프로세스의 제3공정을 설명하기 위한 평면구조도,
제10도는 제9도에 도시한 평면구조도의 b-b에 있어서의 단면구조도,
제11도는 제9도에 도시한 평면구조도의 c-c에 있어서의 단면구조도,
제12도는 제1도에 도시한 EEPROM의 제조프로세스의 제4공정을 설명하기 위한 단면구조도,
제13도는 제1도에 도시한 EEPROM의 제조프로세스의 제5공정을 설명하기 위한 평면구조도,
제14도는 제1도에 도시한 EEPROM의 제조프로세스의 제6공정을 설명하기 위한 단면구조도,
제15도는 제1도에 도시한 EEPROM의 제조프로세스의 제7공정을 설명하기 위한 단면구조도,
제16도는 제1도에 도시한 EEPROM의 제조프로세스의 제8공정을 설명하기 위한 단면구조도,
제17도는 제1도에 도시한 EEPROM의 제조프로세스의 제9공정을 설명하기 위한 단면구조도,
제18도는 제1도에 도시한 EEPROM의 제조프로세스의 제10공정을 설명하기 위한 단면구조도,
제19도는 제1도에 도시한 EEPROM의 제조프로세스의 제11공정을 설명하기 위한 단면구조도,
제20도는 제1도에 도시한 EEFROM의 제조프로세스의 제12공정을 설명하기 위한 단면구조도,
제21도는 제1도에 도시한 EEPROM의 제조프로세스의 제13공정을 설명하기 위한 단면구조도,
제22도는 제1도에 도시한 EEPROM의 제조프로세스의 제14공정을 설명하기 위한 단면구조도,
제23도는 본 발명의 실시예2에 의한 EEPROM을 도시한 평면구조도,
제24도는 제23도에 도시한 평면구조도의 b-b에 있어서의 단면구조도.

Claims (14)

  1. 제1도전형의 언더라잉층과, 상기 언더라잉층내에 형성되고, 상기 언더라잉층의 주면으로부터 상기 언더라잉층의 내부를 향하여 소정의 깊이로 연장하고, 상기 주면내의 제1방향으로 소정의 폭으로 상기 제1방향과 직교하는 제2의 방향을 따라 형성된 트렌치와, 적어도 상기 트렌치의 바닥면 아래의 상기 언더라잉층내에 형성된, 제2도전형의 제1불순물 확산층 영역과, 적어도 게이트 전극부의 형성영역에 위치하는 상기 트렌치내의 부분에서, 5 상기 제2방향을 따라 상기 트렌치의 한쪽 측면상과 상기 트렌치의 상기 바닥면의 일부상에 형성된 제1게이트 절연막과, 적어도 상기 게이트 전극부의 형성 영역에 위치하는 상기 트렌치내의 상기 부분에서, 상기 제1게이트 절연막의 상면을 피복하도록 형성된 플로팅 게이트 전극과, 적이도 상기 게이트 전극부의 형성영역에 위치하는 상기 트렌치내의 상기 부분에서, 상기 제1의 게이트 절연막의 상기 상면과 접하지 않고, 상기 제2방향을 따라 상기 플로팅 게이트 전극의 한쪽 측면상과, 상기 트렌치의 상기 바닥면의 다른쪽 부분 위와, 상기 트렌치의 상기 한쪽의 측면과 서로 마주보는 상기 트렌치의 다른쪽 측면상과, 상기 트렌치의 상기 바닥면과 서로 마주보는 상기 플로팅 게이트 전극의 상면상에 형성된 제2게이트절연막과, 적어도 상기 게이트 전극부의 형성영역에 위치하는 상기 트렌치내의 상기 부분에서, 상기 제2게이트 절연막중, 적어도 플로팅 게이트 전극의 상기 한쪽 측면과 상기 트렌치의 상기 바닥면의 상기 다른쪽 부분과 상기 트렌치의 상기 다른쪽의 측면을 피복하는 부분의 상면상에 형성된 콘트롤 게이트 전극과, 상기 언더라잉층내에 형성되고, 상기 언더라잉층의 상기 주면으로부터 언더라잉층의 내부 쪽으로 연장하면서 상기 제1게이트 절연막에 인접하여 형성된, 상기 제2도전형의 제2불순물 확산층 영역을 포함하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 플로팅 게이트 전극의 상기 상면은 상기 언더라잉층의 상기 주면의 위치까지 연장되어 있으며, 상기 콘트롤 게이트 전극은 상기 플로팅 게이트 전극의 상기 상면상에 형성된 상기 제2게이트 절연막의 상기 상면의 부분상에 도 형성되며, 상기 제1게이트 절연막과 상기 제2게이트 절연막과 상기 콘트롤 게이트 전극은 모두 상기 트렌치 외측의 상기 언더라잉층의 상기 주면상에는 형성되지 않는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 제1불순물 확산층영역은 상기 트렌치의 상기 바닥면의 바로 아래에 형성되고, 또한 상기 제2불순물 확산층 영역의 아랫쪽의 상기 언더라잉층의 다른 부분에도 형성되어 있는 반도체 기억 장치.
  4. 제1항에 있어서, 상기 플로팅 게이트 전극의 상기 상면과 상기 콘트롤 게이트 전극의 상면은 상기 언더라잉층의 상기 주면의 위치보다 높은 위치까지 형성되어 있으며, 상기 콘트롤 게이트 전극의 상기 상면과 상기 플로팅 게이트 전극의 상기 상면상에 마련된 상기 제2게이트 절연막의 상기 상면은 상기 언더라잉층의 상기 주면으로부터 동일한 높이의 위치에 있으며, 상기 제1게이트 절연막과 상기 제2게이트 절연막과 상기 플로팅 게이트 전극과 상기 콘트롤 게이트 전극은 모두 상기 트렌치로부터 상기 트렌치의 외측의 상기 언더라잉층의 상기 주면상에 상기 제1방향을 향하여 연장시켜 형성되어 있는 반도체 기억 장치.
  5. 언더라잉층 내에 형성되고, 상기 언더라잉층의 주면으로부터 그 내부를 향하여 연장하는 트렌치와, 상기 트렌치 내부의 공간을 2분할하도록 상기 트렌치 내부에 형성된 게이트 절연막과, 상기 게이트 절연막을 통하여 서로 마주보도록 상기 트렌치 내부에 형성된, 두개의 게이트 전극을 포함하는 반도체 기억 장치.
  6. 제5항에 있어서, 상기 두개의 게이트 전극의 한쪽은, 다른 쪽 게이트 전극을 피복하도록 상기 트렌치 내부로부터 다시 트렌치의 윗쪽까지 연장하여 형성되어 있는 반도체 기억 장치.
  7. 제1의 도전형의 언더라잉층의 주면으로부터 상기 언더라잉층의 내부를 향하여 소정의 깊이로, 또한 상기 주면내의 제1의 방향으로 소정의 폭으로, 또한 상기 제1의 방향과 직교하는 제2방향을 따라서 연장하도록 상기 언더라잉층내에 트렌치를 형성하고, 적어도 상기 트렌치의 바닥면 아래의 상기 언더라잉층내에 상기 제2방향을 따라서, 제2도전형의 제1불순물 확산층 영역을 형성하는 공정과, 게이트 전극부 형성영역에 위치하는 상기 트렌치내의 부분 이외의 부분에 소자 분리용 절연막을 형성하는 공정과, 적어도, 상기 게이트 전극부 형성 영역에 위치하는 상기 트렌치내의 상기 부분에 상기 트렌치의 상기 제2방향을 향한 한쪽의 측면상 및 상기 바닥면의 일부에 제1게이트 절연막을 형성하고, 상기 제1게이트 절연막의 상면을 피복하도록 플로팅 게이트 전극을 형성하는 공정과, 적어도 상기 전극부 형성영역에 위치하는 상기 트렌치내의 상기 부분에 상기 트렌치에서, 상기 플로팅 게이트 전극의 노출면과, 상기 트렌치의 상기 바닥면의 다른쪽 부분과, 상기 트렌치의 상기 한쪽 측면과 서로 마주보는 다른쪽 측면상을 피복하는 제2게이트 절연막을 형성하고, 상기 제2게이트 절연막중, 적어도 상기 플로팅 게이트 전극이 노출되어 있는 측면과 상기 트렌치의 상기 바닥면의 상기 다른쪽부분과 상기 트렌치의 상기 다른쪽 측면을 피복하는 부분의 상면위를 피복하는 콘트롤 게이트 전극을 형성하는 공정과, 상기 언더라잉층의 상기 주면으로부터 상기 언더라잉층의 내부를 향해 연장하고, 또한 상기 제1게이트 절연막에 근접하여, 상기 언더라잉층내에 상기 제2도전형의 제2불순물 확산층 영역을 형성하는 공정을 포함하는 반도체 기억 장치의 제조 방법.
  8. 제7항에 있어서, 상기 제2게이트 절연막 및 상기 콘트롤 게이트 전극을 형성하는 공정은, 상기 플로팅 게이트 전극의 상기 노출면상과, 상기 트렌치의 상기 바닥면의 상기 다른쪽부분과, 상기 트렌치의 상기 다른쪽 측면상과, 노출되어 있는 상기 언더라잉층의 상기 주면에 상기 제2게이트 절연막으로 되는 절연막을 형성하는 공정과, 상기 제2게이트 절연막용의 상기 절연막의 상면상에 상기 콘트롤 게이트 전극용의 전극층을 형성하는 공정과, 상기 전극층과 상기 제2게이트 절연막용의 상기 절연막을 에칭가공하여, 상기 제2게이트 절연막과 상기 콘트롤 게이트 전극을 형성하는 공정을 포함하는 반도체 기억 장치의 제조방법.
  9. 제8항에 있어서, 상기 제1게이트 절연막 및 플로팅 게이트 전극을 형성하는 공정은, 상기 트렌치의 상기 한쪽 측면상과, 상기 다른쪽 측면상 및 상기 바닥면상과, 노출되어 있는 상기 언더라잉층의 상기 주면상에 상기 제1게이트 절연막으로 되는 절연막을 형성하고, 상기 제1게이트 절연막용의 상기 절연막의 상면상에 상기 플로팅 게이트 전극으로 되는 전극층을 형성하는 공정과, 상기 플로팅 게이트 전극용의 상기 전극층과 상기 제1게이트 절연막용의 상기 절연막을 에칭가공하여, 상기 트렌치의 상기 한쪽 측면상과 상기 바닥면의 상기 일부상에만 상기 제1게이트 절연막을 형성하고, 상기 제1게이트 절연막만을 피복하도록 상기 플로팅 게이트 전극을 형성하는 공정을 포함하며, 상기 제1게이트 절연막과 상기 플로팅 게이트 전극의 상면은 상기 언더라잉층의 상기 주면과 동일한 높이의 위치에 있으며, 상기 제2게이트 절연막과 콘트롤 게이트 전극을 형성하는 상기 에칭가공 공정은 상기 제1게이트 절연막과 상기 플로팅 게이트 전극의 상기 양쪽 상면과, 상기 플로팅 게이트 전극의 상기 측면상과, 상기 트렌치의 상기 바닥면의 상기 다른 부분상 및 상기 다른쪽 측면상에만 상기 제2게이트 절연막을 형성하고, 상기 제2게이트 절연막의 상면만을 피복하여 상기 트렌치를 매우도록 상기 콘트롤 게이트 전극을 형성하도록 실행되는 공정인 반도체 기억 장치의 제조 방법.
  10. 제8항에 있어서, 상기 제1게이트 절연막과 플로팅 게이트 전극을 형성하는 공정은, 상기 트렌치의 상기 한쪽 측면상, 상기 다른쪽 측면상 및 상기 바닥면상과, 노출되어 있는 상기 언더라잉층의 상기 주면상에 상기 제1게이트 절연막으로 되는 절연막을 형성하고, 상기 제1게이트 절연막용의 상기 절연막의 상면상에 상기 플로팅 게이트 전극으로 되는 전극층을 형성하는 공정과, 상기 플로팅 게이트 전극용의 상기 전극층과 상기 제1게이트 절연막용의 상기 절연막을 에칭가공하여, 상기 트렌치의 상기 한쪽 측면상과 상기 바닥면의 상기 일부상과 상기 제2불순물 확산층 영역이 형성되는 측의 상기 언더라잉층의 상기 주면의 일부상에만 상기 제1게이트 절연막을 형성하고, 상기 제1게이트 절연막만을 피복하도록 상기 플로팅 게이트 전극을 형성하는 공정을 포함하며, 상기 제2게이트 절연막 및 콘트롤 게이트 전극을 형성하는 상기 에칭가공 공정은 상기 제1게이트 절연막과, 상기 플로팅 게이트 전극과, 상기 트렌치의 상기 바닥면의 상기 다른 부분 및 상기 다른쪽 부분의 측면과, 상기 제2불순물 확산층 영역이 형성되는 상기 측과는 반대측의 상기 언더라잉층의 상기 주면의 일부만을 피복하도록 상기 제2게이트 절연막을 형성하고, 상기 제2게이트 절연막의 상면중, 상기 플로팅 게이트 전극의 상면 및 상기 제2불순물 확산층 영역이 형성되는 상기 측의 상기 언더라잉층의 상기 주면의 상기 일부를 제외만 부분만을 피복하여, 상기 콘트롤 게이트 전극을 형성하도록 실행되는 공정인 반도체 기억 장치의 제조방법.
  11. 제7항에 있어서, 상기 트렌치 및 상기 제1불순물 확산층 영역을 형성하는 공정은, 상기 트렌치의 바닥면의 아래 뿐만아니라 상기 제1불순물 확산층 영역 아래에도 상기 제1불순물 확산층 영역을 형성하는 공정을 포함하는 반도체 기억장치의 제조방법.
  12. 제11항에 있어서, 상기 언더라잉층은 제1 및 제2언더라잉층을 포함하고, 상기 트렌치 및 제1불순물 확산층 영역 모두를 형성하는 공정은 제1도전형의 제1언더라잉층의 주면에 상기 제2도전형의 제1불순물 확산층 영역을 형성하는 공정과, 상기 제1불순물 확산층 영역의 상면상에 상기 제1도전형의 제2언더라잉층을 형성하는 제2공정과, 상기 제1불순물 확산층 영역의 상기 상면을 바닥면으로 하는 트렌치를 상기 제2언더라잉층내에 형성하는 공정을 포함하며, 상기 제2불순물 화산층을 형성하는 공정은 상기 제2언더라잉층의 상기 상면으로부터 상기 제2언더라잉층의 내부를 향하여 연장하고, 제1게이트 절연막에 근접하도록, 상기 제2언더라잉층내에만 상기 제2불순물 확산층 영역을 형성하는 공정을 포함하는 반도체 기억 장치의 제조방법.
  13. 제12항에 있어서, 상기 제2게이트 절연막 및 콘트롤 게이트 전극을 형성하는 공정은 상기 플로팅 게이트 전극의 상기 노출면과, 상기 트렌치의 상기 바닥면의 상기 다른쪽 부분과, 상기 트렌치의 상기 다른쪽 측면상과, 노출되어 있는 상기 제2언더라잉층의 상기 상면상에 상기 제2게이트 절연막으로 되는 절연막을 형성하는 공정과, 상기 제2게이트 절연막용의 상기 절연막의 상면상에 상기 콘트롤 게이트 전극으로 되는 전극층을 형성하는 공정과, 상기 전극층과 상기 게이트 절연막용의 상기 절연막을 에칭가공하여, 상기 제2게이트 절연막과 상기 콘트롤 게이트 전극을 형성하는 공정을 포함하는 반도체 기억 장치의 제조방법.
  14. 제13항에 있어서, 상기 제1게이트 절연막 및 플로팅 게이트 전극을 형성하는 공정은 상기 트렌치의 상기 한쪽의 측면상, 상기 다른쪽 측면상 및 상기 바닥면상과, 노출되어 있는 상기 제2언더라잉층의 상기 상면상에 상기 제1게이트 절연막으로 되는 절연막을 형성하고, 상기 제1게이트 절연막용의 상기 절연막의 상면상에 상기플로팅 게이트 전극으로 되는 전극층을 형성하는 공정과, 상기 플로팅 게이트전극용의 상기 전극층과 상기 제1게이트 절연막용의 상기 절연막을 에칭가공하여, 상기 트렌치의 상기 한쪽 측면상과 상기 바닥면의 상기 일부에만 상기 제1게이트 절연막을 형성하고, 상기 제1게이트 절연막만을 피복하도록 상기 플로팅 게이트 전극을 형성하는 공정을 포함하며, 상기 제1게이트 절연막과 상기 플로팅 게이트 전극의 상면은 상기 제2언더라잉층의 상기 주면과 동일한 높이의 위치에 있으며, 상기 제2게이트 절연막 및 콘트롤 게이트 전극을 에칭 가공하는 공정은 상기 제1게이트 절연막과 상기 플로팅 게이트 전극의 양쪽의 상기 상면상과, 상기 플로팅 게이트 전극의 상기 측면상과, 상기 트렌치의 상기 바닥면의 상기 다른쪽 부분상 및 상기 다른쪽 측면상에만 상기 제2게이트 절연막을 형성하고, 상기 제2게이트 절연막의 상면만을 피복하여 상기 트렌치를 메우도록 상기 콘트롤 게이트 전극을 형성하도록 실행되는 공정인 반도체 기억 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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