KR100429592B1 - Eeprom-장치및그제조방법 - Google Patents

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KR100429592B1
KR100429592B1 KR10-1998-0057035A KR19980057035A KR100429592B1 KR 100429592 B1 KR100429592 B1 KR 100429592B1 KR 19980057035 A KR19980057035 A KR 19980057035A KR 100429592 B1 KR100429592 B1 KR 100429592B1
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Abstract

본 발명은, 각각 하나의 전기 절연된 제 1게이트 전극을 포함하고, 상기 전극의 충전은 제 2게이트 전극과 채널 영역 사이의 전압 강하에 의해서 변동될 수 있는 버티컬 MOS-트랜지스터를 갖춘 EEPROM-장치 및 상기 장치의 제조 방법에 관한 것이다. 제 1게이트 전극(Ga1)은 트렌치(G)로부터 돌출된다. 제 2게이트 전극(Ga2)은 채널 영역(Ka)이 배치된 제 1게이트 전극(Ga1)의 제 1에지(F1)에 뿐만 아니라 상기 제 1에지(F1)에 마주 놓인 제 2에지(F2)에도 인접한다. 제 2게이트 전극(Ga2)은 트렌치(G)에 평행하게 뻗는 워드 라인(W)의 부분이다. 트렌치(G)를 따라 인접한 제 1게이트 전극(Ga1)은 반도체 재료로 이루어진 구조물(St)의 부분의 산화에 의해 형성될 수 있는 제 1절연 구조물(I1)에 의해 서로 분리되며, 그럼으로써 워드 라인(W)의 횡단면의 크기가 매우 효과적으로 커진다. 제 1절연 구조물(I1)에 의해서 트렌치(G)가 좁혀질 때 워드 라인(W) 사이의 단락을 피하기 위해서, 트렌치(G)를 채우는 제 2절연 구조물(I2)이 트렌치(G) 내부에서 워드 라인(W)의 형성을 저지한다.

Description

ＥＥＰＲＯＭ-장치 및 그 제조 방법{EEPROM-DEVICE AND MANUFACTURING PROCESS THEREOF}
본 발명은, 각각 하나의 전기 절연된 제 1게이트 전극을 포함하고, 상기 전극의 충전은 제 2게이트 전극과 채널 영역 사이에서의 전압 강하에 의해서 변동될 수 있는 수직 MOS-트랜지스터를 갖춘 EEPROM-장치 및 상기 장치의 제조 방법에 관한 것이다.
EEPROM-장치는 전기적으로 기록 가능하고 소거 가능한 상수값 메모리 셀 장치이다. 상기 장치는 제 2게이트 전극과 채널 영역 사이에 배치된, 각각 하나의 전기 절연된 제 1게이트 전극을 갖는 트랜지스터를 포함한다. 트랜지스터의 임계 전압은 각각 제 1게이트 전극상에서의 상이한 충전에 의해서 변동될 수 있다. 제 1게이트 전극의 충·방전은 제 2게이트 전극과 채널 영역 사이에서의 높은 전압 강하시 얇은 산화막을 터널링하는 전자에 의해서 이루어진다.
VLSI-기술에서는 프로세스 비용을 줄이고 스위칭 속도를 높이기 위해서 스위칭 장치의 충전 밀도를 높이기 위한 노력이 강구된다.
충전 밀도를 높이기 위한 가능성으로서는 MOS-트랜지스터를 반도체 구조물의 에지에 형성하는 방법이 있다(예를 들어 L. Risch, W. H. Krautschneider, F. Hofmann, H. Schaefer, Vertical MOS Transistor with 70 ㎚ channel length, ESSDERC 1995, Pages 101 to 104). 상기 방식의 트랜지스터에서는 전류가 실제로 기판의 표면에 대해 수직으로 흐르기 때문에, 그 트랜지스터는 수직 트랜지스터로 기술된다.
독일 특허 출원서 19524478호에는 트랜지스터가 트랜치의 에지에 배치된 EEPROM-장치가 기술되어 있다. 서로 마주 놓인 2개의 부분 트랜지스터는 트랜치 바닥에서 뻗는 공통의 하나의 비트 라인 및 트랜치에 대해 횡으로 뻗는 워드 라인으로 나누어진다. 전기 절연된 제 1게이트 전극과 제 2게이트 전극 사이의 커플링 용량을 높이기 위해서 제 1게이트 전극은 트랜치의 깊이에 상응하는 것보다 더 크게 채널 진행에 대해 평행하게 팽창된다. 워드 라인을 형성하기 위해서 재료가 에칭된다. 이 경우 트랜치 내부에는 더 큰 가로세로비를 갖는 호울 형태의 공동부가 형성된다. 이와 같은 큰 가로세로비에 의해 에칭 프로세스는 더 어려워진다.
US 5 180 680호에는, 서로 평행하게 뻗는 트랜치가 기판내에 제공되고, 상기 트랜치의 에지에는 서로 마주 놓인 수직 트랜지스터가 배치된 EEPROM-장치가 기술되어 있다. 트랜지스터의 전기 절연된 제 1게이트 전극은 트랜치 내부에 배치된다. 트랜치 내부에서는 부분적으로 제 2게이트 전극으로서 작용하는 2개의 워드 라인이 각각 뻗는다. 트랜지스터의 상부 소스/드레인 영역은 트랜치 사이에 배치되고, 트랜치에 대해서 횡으로 뻗는 스트립 형태의 도전 구조물과 접속된다.
본 발명의 목적은, 각각 하나의 전기 절연된 제 1게이트 전극을 포함하고, 상기 전극의 충전은 제 2게이트 전극과 채널 영역 사이에서의 전압 강하에 의해서 변동될 수 있는 수직 MOS-트랜지스터를 갖는 EEPROM-장치를 제공하는 것이며, 상기 장치는 선행 기술에 비해 더 높은 프로세스 안전성에서 높은 충전 밀도로 제조될 수 있는 동시에 충·방전을 위해서 매우 작은 전압 강하를 필요로 한다. 본 발명의 목적은 또한 상기 방식의 EEPROM-장치를 제조하기 위한 방법을 제공하는 것이다.
도 1은 제 1보조 구조물, 트랜치, 게이트 유전체 및 구조물이 형성된 후의 도핑 층을 갖는 기판의 횡단면도.
도 2a는 제 2보조 구조물, 하부 소스/드레인 영역, 상부 소스/드레인 영역 및 제 1보호 구조물이 형성되고, 상기 구조물로부터 제 1게이트 전극 및 (도 2b에 도시된) 제 1절연 구조물이 형성된 후의 도 1의 횡단면도.
도 2b는 도 2a에 따른 프로세스 단계 후의, 도 2a의 횡단면과 동일한 기판의 횡단면도.
도 3은 제 1보호 구조물이 제거되고, 제 2보호 구조물, 제 2절연 구조물, 제 3절연 구조물, 워드 라인 및 제 2게이트 전극이 형성된 후의 도 2a의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 기판
F1 : 제 1에지 F2 : 제 2에지
G : 트랜치 Ga1 : 제 1게이트 전극
Ga2 : 제 2게이트 전극 Gd : 게이트 유전체
H1: 보조 구조물 I1 : 제 1절연 구조물
I2 : 제 2절연 구조물 Ka : 채널 영역
O : 기판 표면 S/Du : 하부 소스/드레인 영역
S/Do : 상부 소스/드레인 영역
St : 스페이서 형태의 구조물
SS1 : 보호 구조물 W : 워드 라인
상기 목적은 청구항 1에 따른 EEPROM-장치 및 청구항 5에 따른 제조 방법에 의해 달성된다. 본 발명의 추가 실시예는 다른 종속항에서 얻어진다.
본 발명에 따른 EEPROM-장치에서는, 제 2게이트 전극과 채널 영역 사이에 배치된 각각 하나의 전기 절연된 제 1게이트 전극을 갖는 수직 MOS-트랜지스터가 제공된다. 상기 채널 영역은 제 1게이트 전극이 그 내부에 배치된 트랜치를 포함하는 기판의 부분이다. 게이트 유전체가 제공된 상기 채널 영역은 제 1게이트 전극의 제 1에지의 한 부분에 배치된다. MOS-트랜지스터의 임계 전압은 제 1게이트 전극상에서의 상이한 충전에 의해서 변동될 수 있다. 제 1게이트 전극의 충·방전은 제 2게이트 전극과 채널 영역 사이에서의 전압 강하시 제 1게이트 전극 내부로 또는 제 1게이트 전극으로부터 터널링되는 전자에 의해서 이루어진다. 상기 터널링이 비교적 낮은 전압 강하시에 이미 이루어질 수 있도록 하기 위해서, 제 1게이트전극과 제 2게이트 전극 사이에는 큰 표면 및 그에 따른 커플링 용량이 제공된다. 따라서, EEPROM-장치에서는 제 1게이트 전극이 트랜치로부터 돌출됨으로써 제 1게이트 전극의 제 1에지가 트랜치 외부에 놓이게 된다. 그럼으로써, 제 1게이트 전극과 제 2게이트 전극 사이의 표면이 충전 밀도의 손실 없이 증가될 수 있다. 제 2게이트 전극은 기판의 외부에서 전기 절연된 제 1게이트 전극의 제 1에지 및 상기 제 1에지에 마주 놓인 전기 절연된 제 1게이트 전극의 제 2에지의 적어도 한 부분에 인접한다. 제 2게이트 전극은 트랜치에 대해 평행하게 뻗는 워드 라인의 부분이다. 트랜치를 따라 서로 인접한 제 1게이트 전극 사이의 영역에 있는, 트랜치의 진행에 대해서 수직인 워드 라인의 횡단면의 크기가 제 1게이트 전극의 영역에 있는 워드 라인의 횡단면의 크기보다 더 작지 않도록 하기 위해서, 트랜치를 따라 서로 인접한 MOS-트랜지스터의 각각 2개의 제 1게이트 전극 사이에는 트랜치의 에지에 배치되며 트랜치로부터 돌출되는 제 1절연 구조물이 배치됨으로써, 제 1게이트 전극의 제 1에지 및 제 1절연 구조물의 제 1에지가 서로 연결된다. 워드 라인은 제 1절연 구조물의 제 1에지 및 상기 제 1에지에 마주 놓인 제 1절연 구조물의 제 2에지의 적어도 한 부분에 인접한다. 제 1절연 구조물이 없어도 섹션에 따라 횡단면의 크기가 더 작기 때문에, 워드 라인의 전기 저항은 더 크다.
독일 특허 출원서 19524478과 달리 워드 라인은 자기 정렬 방식으로, 즉 조절 마스크를 사용하지 않고서도 형성될 수 있다. 워드 라인의 수직 치수, 즉 트랜치 에지의 평면에서 워드 라인의 진행에 수직인 치수가 독일 특허 출원서 19524478호의 워드 라인의 상응하는 치수와 비교 가능하면, 워드 라인을 형성하기 위한 에칭 프로세스는 트랜치에 대해 수직으로 뻗는 독일 특허 출원서 19524478호의 워드 라인을 형성하기 위한 에칭 프로세스보다 더 간단하다. 트랜치에 대해 평행하게 뻗는 워드 라인 사이에는 긴 갭이 형성되는데, 상기 갭은 트랜치에 대해서 수직으로 뻗는 독일 특허 출원서 19524478호의 워드 라인 사이의 트랜치내에 형성된 호울 형태의 공동부보다 더 많은 공간을 에칭시에 이루어지는 가스 교환을 위해서 보장해준다.
제 1게이트 전극은 예를 들어 트랜치의 에지에 접하는 재료를 증착 및 에칭하여 구조물이 형성됨으로써 형성될 수 있다. 충전 밀도를 높이기 위해서는, 구조물이 트랜치의 에지에 인접하는 스페이서인 경우가 바람직하다. 상기 구조물은 또한 마스킹 에칭에 의해서도 형성될 수 있다. 이 구조물이 트랜치를 채우는 것은 본 발명의 범위에 있다. 구조물의 형성 후에는 트랜치의 에지의 높이가 낮아짐으로써, 구조물이 트랜치로부터 돌출되어 부분적으로 기판에 인접하게 된다.
트랜치의 에지의 크기는, 기판이 트랜치 외부에서 구조물에 대해 선택적으로 에칭됨으로써 축소될 수 있다. 상기 구조물로부터 다수의 제 1게이트 전극이 형성된다.
트랜치의 에지가 축소될 때 트랜치 바닥의 기판이 에칭됨으로써 상기 에지가 축소되지 않고 오히려 밀리기만 하는 것을 방지하기 위해서, 트랜치 에지의 상부가 기판에 대해 선택적으로 에칭될 수 있는 보조 구조물로 형성된다면 프로세스를 간소화하기 위해 바람직하다. 상기 보조 구조물은 기판에 인접한 트랜치 에지의 하부 구조물을 형성하기 전에 또는 형성한 후에 형성된다. 트랜치 에지를 축소화하기 위해서 구조물의 형성 후에 상기 보조 구조물이 제거된다. 이 경우 보조 구조물은 기판에 대해 선택적으로 에칭된다.
충전 밀도를 높이기 위해서는 서로 마주 놓인 2개의 트랜지스터가 트랜치의 마주 놓인 에지에 배치되는 것이 바람직하다.
서로 마주 놓인 트랜지스터의 제 1게이트 전극 및 제 2게이트 전극은 접속될 수 있다.
서로 마주 놓인 트랜지스터의 제 1게이트 전극 및 제 2게이트 전극을 서로 접속시키지 않는 것은 본 발명의 범위에 있다. 또한, 충전 밀도를 높이기 위해서 제 1게이트 전극 및 제 2게이트 전극은 스페이서 형태로 형성될 수 있다. 각 트랜치마다 2개의 워드 라인이 제공된다.
워드 라인은 제 1게이트 전극의 제 1에지 및 제 2에지에 각각 인접하는, 관통하는 2개의 스페이서의 형태를 갖는다.
트랜치의 에지를 따라 각각 보호층에 의해 커버된 구조물을 형성함으로써 제 1절연 구조물을 형성하는 것은 본 발명의 범주에 속하며, 상기 보호층은 트랜치를 따라 인접한 트랜지스터 사이에서 제거되고, 상기 구조물의 노출된 부분은 열적 산화에 의해서 제 1절연 구조물로 변형된다.
제 1절연 구조물을 형성하기 위해 산화되는 구조물의 부분의 부피는 확대된다. 트랜치 외부에서는 산화가 양측으로 이루어지기 때문에, 부피는 트랜치 중심의 방향으로 뿐만 아니라 반대 방향으로도 대칭으로 확대된다. 트랜치 내부에서는 산화가 한 측면에서만 이루어지기 때문에, 부피는 다만 트랜치 중심의 방향으로만확대될 수 있다. 따라서 트랜치의 부분은 제 1절연 구조물에 의해서 매우 강하게 좁혀진다. 트랜치의 인접한 워드 라인 사이의 단락을 피하기 위해서는, 서로 마주 놓인 제 1게이트 전극과 제 1절연 구조물 사이에 있는 트랜치 내부에 관통하는 제 2절연 구조물이 제공되는 것이 바람직한데, 이 경우에 제 2절연 구조물의 상부면의 높이는 기판 표면의 높이보다 더 높거나 또는 바람직하게는 거의 같다. 그럼으로써 워드 라인은 좁혀진 트랜치 내부에 배치되지 않는다. 그에 의해서 프로세스 안전성이 증가되는 것도 또한 바람직한데, 그 이유는 워드 라인의 상이한 부분을 형성하기 위해서 에칭 깊이가 동일하기 때문이다. MOS-트랜지스터의 트리거링은, 그것의 전위가 용량성으로 제 1게이트 전극에 전달되는 제 2게이트 전극을 통해서 이루어진다.
MOS-트랜지스터의 상부 소스/드레인 영역 및 하부 소스/드레인 영역은 예를 들어 매스킹 주입에 의해서 또는 도펀트가 도펀트 공급원으로부터 반도체 재료로 이루어진, 트랜치 에지의 적어도 한 부분이 배치되어 있는 기판 내부로 확산됨으로써 형성될 수 있다. 하부 소스/드레인 영역을 형성하기 위해서 주입은 비스듬하게 이루어질 수 있다. 프로세스를 간소화하고 원하지 않는 커패시턴스를 피하기 위해서는, 하부 소스/드레인 영역이 실제로 상부 소스/드레인 영역에 대해서 측면으로 변위 배치되는 것이 바람직하다. 이 경우에는 하부 소스/드레인 영역이 수직 주입에 의해서도 형성될 수 있다. 소스/드레인 영역을 형성하기 위한 대안으로서, 트랜치 에지의 적어도 한 부분이 형성되거나 또는 배치된 연속층이 소스/드레인-영역 및 채널 영역에 상응하게 기판상에 에피텍셜 성장된다.
본 발명에 따른 EEPROM-장치의 메모리 셀의 표면은 2F2이며, 이 경우 F는 각각의 기술로 제조될 수 있는 최소 구조물 크기이다. 충전 밀도를 높이기 위해서는, 트랜치에 대해 횡으로 인접한 다수의 트랜지스터가 직렬로 접속되고, 각각 2개의 상부 소스/드레인 영역 및 각각 2개의 하부 소스/드레인 영역이 일치하는 경우, 즉 공통의 도핑 영역을 형성하는 경우가 바람직하다. 대안적으로, 상부 소스/드레인 영역은 도전 구조물을 통해서 서로 접속될 수 있다. 이 경우에는 트랜지스터가 직렬로 접속되지 않는다.
충전 밀도를 높이기 위해서는, 하나의 트랜치의 워드 라인의 콘택이 각각 트랜치의 반대 단부에 배치되는 것이 바람직하다.
상기 구조물은 예를 들어 금속, 규화물 또는 도핑된 폴리실리콘과 같은 도전성 재료를 포함한다. 폴리실리콘은 증착 동안 도핑될 수 있거나 또는 추후에 도핑될 수 있다.
상부 소스/드레인 영역 및 하부 소스/드레인 영역은 n-도핑 또는 p-도핑될 수 있다.
본 발명의 실시예는 도면을 참조하여 하기에 자세히 설명된다.
도면은 척도에 맞지 않게 도시되었다.
기판(1)의 표면(O)에 인접하는 약 1㎛ 두께의 층(S)으로 p-도핑된, 실리콘으로 이루어진 기판(1)이 출발 물질이다(도 1 참조). 상기 층(S)의 도펀트 농도는 약 5*1017㎝-3이다. 그 다음에 TEOS 방법으로 SiO2가 약 300㎚의 두께로 증착된다.(도시되지 않은) 스트립 형태의 제 1마스크에 의해 SiO2가 예를 들어 CHF3, O2로 에칭되는 동시에 서로 평행하게 뻗는 폭이 약 250㎚인 트랜치(G)가 형성된다. 서로 인접한 트랜치(G)의 중심선 사이의 간격은 서로 약 250㎚이다(도 1 참조).
그 다음에 실리콘이 SiO2에 대해 선택적으로 예를 들어 HBr, He, O2, NF3에 의해 약 400㎚의 깊이까지 에칭됨으로써, 트랜치(G)가 깊어진다(도 1 참조).
열적 산화에 의해서 약 8㎚ 두께의 게이트 유전체(Gd)가 형성된다(도 1 참조).
트랜치(G)의 에지에 스페이서 형태의 구조물(St)을 형성하기 위해서 인시투(insitu) 도핑된 폴리실리콘이 약 50㎚의 두께로 증착되고, 제 1보조 구조물(H1) 및 트랜치(G)의 바닥에 있는 게이트 유전체(Gd)의 부분이 부분적으로 노출될 때까지 에칭 백 된다. 상기 구조물(St)은 각각 트랜치(G)의 에지를 따라 진행한다(도 1 참조). SiO2가 실리콘에 대해 선택적으로 예를 들어 CF3, O2에 의해 에칭됨으로써 제 1보조 구조물(H1)이 제거된다. 그럼으로써, 트랜치(G)의 에지가 축소된다(도 2a 참조). 상기 구조물(St)은 트랜치(G)로부터 약 300㎚ 만큼 돌출된다.
열적 산화에 의해서 약 10㎚ 두께의 제 2보조 구조물(H2)이 형성된다(도 2a 참조).
도시되지 않은 스트립 형태의 제 2마스크에 의해 n-도핑된 이온의 주입이 실시된다. 스트립 형태의 제 2마스크의 스트립은 트랜치(G)에 대해 수직으로 진행되며 폭은 약 250㎚이다. 인접한 스트립의 중심선 사이의 간격은 약 250㎚이다. 상기 주입에 의해서 트랜치(G)의 바닥 부분에는 하부 소스/드레인-영역(S/Du)이 형성되고, 트랜치(G) 사이에는 상부 소스/드레인-영역(S/Do)이 형성된다(도 2a 참조). 하부 소스/드레인-영역(S/Du)은 표면(O)에 대해 수직으로 진행하는 축과 관련해서 상부 소스/드레인-영역(S/Do)까지 측면으로 벗어난다.
제 1보호 구조물(SS1)을 형성하기 위해 질화 실리콘이 약 30㎚의 두께로 증착되고, 제 2마스크에 대해 상보적인 (도시되지 않은) 제 3마스크에 의해서 에칭된다. 부식제로서는 예를 들어 CF4, O2, N2가 적합하다(제 3마스크에 의해 커버된 영역의 횡단면을 보여주는 도 2a 및 도 2a의 횡단면에 대해 평행하고 제 3마스크에 의해 커버되지 않은 영역의 횡단면을 보여주는 도 2b 참조).
열적 산화에 의해서, 제 1보호 구조물(SS1)에 의해 보호되지 않은 구조물(St)의 부분이 산화되어 제 1절연 구조물(I1)을 형성한다(도 2b 참조). 제 1절연 구조물(I1) 사이에 있는 구조물(St)의 부분은 제 1게이트 전극(Ga1)으로서 적합하다. 산화시에는 부피가 확대되고, 상기 확대는 트랜치(G) 내부에서 다만 트랜치 중심의 방향으로만 이루어질 수 있기 때문에, 서로 마주보도록 배치된 제 1절연 구조물(I1) 사이의 공간은 트랜치 외부에서보다 트랜치(G) 내부에서 더 작으며, 이 경우 확대는 트랜치 중심의 방향으로 및 반대 방향으로 대칭으로 이루어질 수 있다(도 2b 참조).
그 다음에, SiO2가 등방성으로 약 50㎚만큼 에칭 백 됨으로써 제 1절연 구조물(I1)의 부피가 축소된다. 그럼으로써, 형성될 워드 라인(W)을 위한 공간이 더 많이 만들어진다.
그 다음에 제 1보호 구조물(SS1)이 예를 들어 H3PO4에 의해서 제거된다.
제 2보호 구조물(SS2)을 형성하기 위해 질화 실리콘이 약 30㎚의 두께로 증착된다(도 3 참조). 제 2절연 구조물(I2)을 형성하기 위해 TEOS-방법으로 SiO2가 약 200㎚의 두께로 증착되고, 트랜치(G) 내부에서 기판(1)의 높이와 일치하는 높이를 갖는 제 2절연 구조물(I2)이 형성될 때까지 에칭-백 된다(도 3 참조). 이 때 기판(1) 위에 배치된 제 2보호 구조물(SS2)의 부분은 에칭 정지층으로서 이용된다.
그 다음에, 제 2보호 구조물(SS2)의 노출된 부분이 예를 들어 H3PO4에 의해 제거된다. 예를 들어 HF에 의한 SiO2의 등방성 에칭에 의해 제 2보조 구조물(H2)의 노출 부분이 제거된다. 먼저 열적 산화에 의해 약 3㎚ 두께의 산화물층이 형성됨으로써, ONO-층을 포함하는 제 3절연 구조물(I3)이 형성되고, 그 다음에 질화물이 약 15㎚의 두께로 증착되며, 3㎚의 깊이로 열적 산화된다(도 3 참조).
워드 라인(W)을 형성하기 위해 인시투 도핑된 폴리실리콘이 약 50㎚의 두께로 증착되고 에칭 백 된다. 제 1게이트 전극(Ga1)에 배치된 워드 라인(W)의 부분은 제 2게이트 전극(Ga2)으로서 적합하다. 워드 라인(W)은 각각 트랜치(G)의 내부에서 및 트랜치(G)의 외부에서 진행한다. 따라서, 워드 라인은 수직 트랜지스터의 채널 영역이 또한 접하는 제 1게이트 전극(Ga1)의 제 1에지(F1)에 접할 뿐만 아니라, 제 1에지(F1)에 마주 놓인 제 2에지(F2)에도 각각 접한다(도 3 참조). 제 3절연 구조물(I3)은 제 1게이트 전극(Ga1)을 제 2게이트 전극(Ga2)으로부터 분리시킨다. 제 2절연 구조물(I2)은, 인접한 워드 라인(W) 사이에서 단락이 형성될 수도 있는 장소인 좁혀진 트랜치(G) 내부에서 워드 라인(W)이 형성되는 것을 방지한다.
MOS-트랜지스터의 임계 전압은 관련 제 1게이트 전극(Ga1)상에 가해지는 부하에 의해서 변동될 수 있다. 충·방전은 제 2게이트 전극(Ga2)과 채널 영역(Ka) 사이의 전압 강하로 인한 전자의 터널링에 의해서 이루어진다. 표면이 크면 클수록 그리고 제 1게이트 전극(Ga1)과 제 2게이트 전극(Ga2) 사이의 커플링 용량이 크면 클수록 필요한 전압 강하는 작다. 상기 표면의 크기는 제 1보조 구조물(H1)의 두께에 의해서 결정된다.
마찬가지로 본 발명의 틀내에서 상기 실시예들의 다수의 변형예를 생각할 수 있다. 특히 기술된 층, 영역, 보조 구조물, 구조물, 마스크 및 트랜치의 치수는 개별 요구 조건에 매칭될 수 있다. 제안된 도펀트 농도에도 동일하게 적용된다. 트랜치의 에지는 기판의 표면에 대해 수직으로 진행할 필요는 없고, 오히려 반도체 구조물의 표면과 임의의 각을 형성할 수 있다. 폴리실리콘은 증착 동안뿐만 아니라 증착 후에도 도핑될 수 있다. 도핑된 폴리실리콘 대신에 예를 들어 금속 규화물 및/또는 금속도 사용될 수 있다.
본 발명에 의해, 선행 기술에 비해 더 높은 프로세스 안전성에서 높은 충전 밀도로 제조될 수 있는 동시에 충·방전을 위해서 매우 작은 전압 강하를 필요로 하는 EEPROM-장치를 제공할 수 있게 되었다.

Claims (12)

  1. 각각 하나의 전기 절연된 제 1게이트 전극(Ga1)을 포함하고, 상기 전극의 충전은 제 2게이트 전극(Ga2)과 채널 영역(Ka) 사이에서의 전압 강하에 의해서 변동될 수 있는 수직 MOS-트랜지스터를 갖춘 EEPROM-장치에 있어서,
    - 기판(1) 내부에 에지를 갖는 트랜치(G)가 제공되고, 상기 에지에는 기판(1)내에 배치된 채널 영역(Ka)이 인접하며,
    - 상기 제 1게이트 전극(Ga1)은 상기 트랜치(G)의 에지에 배치되고, 상기 트랜치(G)로부터 돌출되며,
    - 상기 트랜치(G)를 따라 서로 이웃하는 MOS-트랜지스터의 2개의 제 1게이트 전극(Ga1) 사이에 제 1절연 구조물(I1)이 배치되며,
    - 상기 제 1절연 구조물(I1)이 상기 트랜치(G)의 에지에 배치되고 상기 트랜치(G)로부터 돌출됨으로써, 상기 제 1게이트 전극(Ga1)의 제 1에지(F1) 및 상기 제 1절연 구조물(I1)의 제 1에지가 서로 연결되며,
    - 상기 제 1게이트 전극(Ga1)의 제 1에지(F1)가 채널 영역(Ka)을 향하고 있으며,
    - 상기 제 2게이트 전극(Ga2)이 기판(1) 외부에서 전기 절연된 제 1게이트 전극(Ga1)의 제 1에지(F1)에 인접하고, 상기 제 1에지(F1)에 마주 놓인 전기 절연된 제 1게이트 전극(Ga1)의 제 2에지(F2)의 적어도 한 부분에 인접하며,
    - 상기 제 2게이트 전극(Ga2)은, 트랜치(G)에 대해 평행하게 진행하고 제 1절연 구조물(I1)의 제 1에지 및 상기 제 1에지에 마주 놓인 제 1절연 구조물(I1)의 제 2에지의 적어도 한 부분에 인접하는 워드 라인(W)의 부분인 것을 특징으로 하는 EEPROM-장치.
  2. 제 1항에 있어서,
    - 다른 하나의 MOS-트랜지스터의 제 1게이트 전극(Ga1)이 트랜치(G)의 에지에 마주 놓인 트랜치(G)의 한 에지에 배치되고,
    - 상기 트랜치(G)에 대해서 서로 마주 놓인 MOS-트랜지스터 및 다른 MOS-트랜지스터의 제 1게이트 전극(Ga1) 및 제 2게이트 전극(Ga2)이 서로 분리되어 있는 것을 특징으로 하는 EEPROM-장치.
  3. 제 2항에 있어서,
    - MOS-트랜지스터 및 다른 MOS-트랜지스터의 제 1게이트 전극(Ga1) 사이에는 상부 표면이 트랜치(G)의 상부에 배치된 제 2절연 구조물(I2)이 배치되고,
    - 제 2게이트 전극(Ga2) 및 워드 라인(W)이 트랜치(G)의 상부에 배치되는 것을 특징으로 하는 EEPROM-장치.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    - MOS-트랜지스터 및 다른 MOS-트랜지스터의 하부 소스/드레인-영역(S/Du)이 일치하고 트랜치(G)의 바닥에 배치되며,
    - 서로 인접한 트랜치(G)에 배치되고 서로 이웃하는 MOS-트랜지스터의 상부 소스/드레인-영역(S/Do)이 일치하는 것을 특징으로 하는 EEPROM-장치.
  5. 각각 하나의 전기 절연된 제 1게이트 전극(Ga1)을 포함하고, 상기 전극의 충전은 제 2게이트 전극(Ga2)과 채널 영역(Ka) 사이의 전압 강하에 의해서 변동될 수 있는 수직 MOS-트랜지스터를 갖춘 EEPROM-장치의 제조 방법에 있어서,
    - 기판(1) 내부에 트랜치(G)를 형성하고,
    - 기판(1) 내부에 채널 영역(Ka)을 형성함으로써, 상기 채널 영역이 트랜치(G)의 에지에 인접하며,
    - 제 1게이트 전극(Ga1)은, 상기 전극이 트랜치(G)의 에지에 배치되고 트랜치(G)로부터 돌출되도록 형성되며,
    - 트랜치(G)를 따라 서로 이웃하는 MOS-트랜지스터의 각각 2개의 제 1게이트 전극(Ga1) 사이에 제 1절연 구조물(I1)을 형성함으로써, 상기 절연 구조물이 트랜치(G)의 에지에 배치되고, 트랜치(G)로부터 돌출되며, 제 1게이트 전극(Ga1)의 제 1에지(F1) 및 제 1절연 구조물(I1)의 제 1에지가 서로 연결되며,
    - 제 2게이트 전극(Ga2)은, 상기 전극이 기판(1)의 외부에서 채널 영역(Ka)을 향해 있는 전기 절연된 제 1게이트 전극(Ga1)의 제 1에지(F1)에 및 상기 제 1에지(F1)에 마주 놓인 전기 절연된 제 1게이트 전극(Ga1)의 제 2에지(F2)의 적어도 한 부분에 인접하도록 형성되며,
    - 상기 제 2게이트 전극(Ga2)을, 트랜치(G)에 대해 평행하게 진행하고 제 1절연 구조물(I1)의 제 1에지에 및 상기 제 1에지에 마주 놓인 제 1절연 구조물(I1)의 제 2에지의 적어도 한 부분에 인접하는 워드 라인(W)의 부분으로서 형성하는 것을 특징으로 하는 EEPROM-장치의 제조 방법.
  6. 제 5항에 있어서,
    - 기판(1) 내부까지 이르는 트랜치(G)가 형성되도록 재료를 증착하고 기판(1)과 함께 에칭함으로써, 기판(1)의 표면(O)상에 제 1보조 구조물(H1)을 형성하고,
    - 제 1게이트 전극(Ga1)을 형성하기 위한 게이트 유전체(Gd)를 형성한 후에, 제 1보조 구조물(H1)이 부분적으로 노출될 때까지 재료를 증착 및 에칭 백 하며,
    - 제 1보조 구조물(H1)을 제거하는 것을 특징으로 하는 방법.
  7. 제 5항 또는 제 6항에 있어서,
    - 다른 MOS-트랜지스터의 제 1게이트 전극(Ga1)을 트랜치(G)의 에지에 마주 놓인 트랜치(G)의 에지에 형성함으로써, MOS-트랜지스터 및 다른 MOS-트랜지스터가 트랜치(G)에 대해서 서로 마주 놓이며,
    - MOS-트랜지스터 및 다른 MOS-트랜지스터의 제 1게이트 전극(Ga1) 및 제 2게이트 전극(Ga2)이 서로 분리되도록 상기 전극을 형성하는 것을 특징으로 하는 방법.
  8. 제 7항에 있어서,
    - 제 1게이트 전극(Ga1)을 형성하기 위해 트랜치(G)의 에지를 따라 각각 하나의 스페이서 형태의 구조물(St)을 형성하며,
    - 상기 구조물(St)이 부분적으로 노출될 때까지 재료를 증착하고, 스트립이 트랜치(G)에 대해 횡으로 뻗는 스트립 형태의 마스크를 이용하여 재료를 에칭함으로써 보호 구조물(SS1)을 형성하며,
    - 구조물(St)의 노출된 부분이 열적 산화에 의해서 절연 재료로 변형됨으로써, 상기 구조물(St)로부터 제 1게이트 전극(Ga1)을 형성하고 트랜치(G)를 따라 서로 이웃하는 제 1게이트 전극(Ga1) 사이에 제 1절연 구조물(I1)을 형성하는 것을 특징으로 하는 방법.
  9. 제 7항에 있어서,
    - MOS-트랜지스터와 다른 MOS-트랜지스터의 제 1게이트 전극(Ga1) 사이에 표면이 트랜치(G)의 상부에 배치된 제 2절연 구조물(I2)을 형성하며,
    - 제 2게이트 전극(Ga2) 및 워드 라인(W)이 트랜치(G)의 상부에 배치되도록 상기 게이트 전극 및 워드 라인을 형성하는 것을 특징으로 하는 방법.
  10. 제 8항에 있어서,
    - MOS-트랜지스터와 다른 MOS-트랜지스터의 제 1게이트 전극(Ga1) 사이에 표면이 트랜치(G)의 상부에 배치된 제 2절연 구조물(I2)을 형성하며,
    - 제 2게이트 전극(Ga2) 및 워드 라인(W)이 트랜치(G)의 상부에 배치되도록 상기 게이트 전극 및 워드 라인을 형성하는 것을 특징으로 하는 방법.
  11. 제 7항에 있어서,
    - MOS-트랜지스터와 다른 MOS-트랜지스터의 하부 소스-드레인 영역(S/Du)이 서로 일치하고 트랜치(G)의 바닥에 배치되도록 상기 소스-드레인 영역을 형성하며,
    - 인접한 트랜치(G)에 배치되고 서로 이웃하는 MOS-트랜지스터의 상부 소스-드레인 영역(S/Do)이 일치하도록 상기 소스-드레인 영역을 형성하는 것을 특징으로 하는 방법.
  12. 제 8항에 있어서,
    - MOS-트랜지스터와 다른 MOS-트랜지스터의 하부 소스-드레인 영역(S/Du)이 서로 일치하고 트랜치(G)의 바닥에 배치되도록 상기 소스-드레인 영역을 형성하며,
    - 인접한 트랜치(G)에 배치되고 서로 이웃하는 MOS-트랜지스터의 상부 소스-드레인 영역(S/Do)이 일치하도록 상기 소스-드레인 영역을 형성하는 것을 특징으로 하는 방법.
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