TWI466270B - 快閃記憶體陣列 - Google Patents

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TWI466270B
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Description

快閃記憶體陣列
本發明是有關於一種記憶體與記憶體陣列，且特別是有關於一種快閃記憶體與快閃記憶體陣列。
快閃記憶體由於具有可多次進行資料之存入、讀取、抹除等動作，且存入之資料在斷電後也不會消失之優點，所以已成為個人電腦和電子設備所廣泛採用的一種非揮發性記憶體元件。
傳統的快閃記憶體是以摻雜的多晶矽製作浮置閘極(floating gate)與控制閘極(control gate)。而且，控制閘極係直接設置在浮置閘極上，浮置閘極與控制閘極之間有閘間介電層，而浮置閘極與基底間則以穿隧氧化層相隔，而形成所謂的堆疊閘極快閃記憶體。
然而，隨著積體電路以更高的集積度朝向小型化的元件發展，需要縮小快閃記憶體之尺寸。因此，近來發展出一種將快閃記憶體配置於溝渠中的記憶體元件，如中華民國專利公告號I283912。不過，由於溝渠間的距離也會隨著元件尺寸而減小，所以快閃記憶體之間往往會有電性干擾的問題發生。
本發明提供一種快閃記憶體陣列，可防止快閃記憶體 之間的電性干擾。
本發明提出一種快閃記憶體，包括一個基底、一條埋入式位元線、一條字元線、一層單邊絕緣層、一個浮置閘極、一層穿隧介電層、一個控制閘極以及一層閘間介電層。其中，基底具有一個凹洞，埋入式位元線則沿一第一方向延伸於基底中的凹洞下。而字元線是位於基底上，並沿一第二方向延伸於凹洞上，單邊絕緣層則位於凹洞的一第一側面上。此外，浮置閘極是位於凹洞中相對第一側面的一第二側面上，穿隧介電層則位於浮置閘極與基底之間，且穿隧介電層與埋入式位元線接觸。控制閘極填滿凹洞並與字元線接觸，而閘間介電層是位於控制閘極與浮置閘極之間。
在本發明之一實施例中，上述單邊絕緣層更包括位於凹洞的部分底面上。
在本發明之一實施例中，上述浮置閘極更包括位於凹洞的部分底面上。
在本發明之一實施例中，上述控制閘極是突出於凹洞。
在本發明之一實施例中，上述控制閘極還可覆蓋該置閘極與單邊絕緣層。
在本發明之一實施例中，上述控制閘極為一L型結構。
在本發明之一實施例中，上述快閃記憶體還包括一摻雜區，位於穿隧介電層旁的基底內。
本發明另提出一種快閃記憶體陣列，包括一個基底、數條埋入式位元線、數條字元線、數層單邊絕緣層、數個 浮置閘極、數層穿隧介電層、數個控制閘極、數層閘間介電層以及數個接觸窗。上述基底具有數個凹洞，埋入式位元線則沿一第一方向延伸於基底中的凹洞下，而字元線是位於基底上並沿一第二方向延伸於凹洞上。再者，單邊絕緣層是沿第二方向延伸於凹洞的一第一側面上，浮置閘極則分別位於每一凹洞中相對第一側面的一第二側面上。穿隧介電層分別位於每一浮置閘極與每一凹洞的表面之間，且前述穿隧介電層與第一方向的各個埋入式位元線接觸。至於控制閘極則填滿每一凹洞並與第二方向的各個字元線接觸，閘間介電層則位於控制閘極與浮置閘極之間。另外，上述接觸窗是分別連接到每一凹洞旁的基底。
在本發明之另一實施例中，上述單邊絕緣層更包括位於每一凹洞的一部分底面上。
在本發明之另一實施例中，上述控制閘極是突出於凹洞。
在本發明之另一實施例中，上述快閃記憶體陣列還包括數個摻雜區，分別位於每一穿隧介電層旁的基底內。而上述接觸窗可分別連接到每一摻雜區。
在本發明之另一實施例中，上述快閃記憶體陣列還包括數個共用源極線，沿第二方向延伸於基底上，並與第二方向的各個接觸窗相接觸。
在本發明之另一實施例中，上述接觸窗的頂面高於字元線的頂面。
在本發明之另一實施例中，上述快閃記憶體陣列還包 括一層間介電層，位於接觸窗與字元線之間。
本發明因為利用嵌入式閘極的結構，將整個快閃記憶體之閘極結構垂直地配置於基底中，因此所得到的元件尺寸極小，符合目前元件小型化的發展。此外，本發明可搭配單邊絕緣層，來防止記憶體陣列中快閃記憶體之間的電性干擾。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
圖1是依照本發明之第一實施例之一種快閃記憶體的立體示意圖。
請參照圖1，第一實施例之快閃記憶體10包括一個基底100、一條埋入式位元線102、一條字元線104、一層單邊絕緣層106、一個浮置閘極108、一層穿隧介電層110、一個控制閘極112以及一層閘間介電層114。其中，基底100具有一個凹洞116，埋入式位元線102則沿一第一方向延伸於基底100中的凹洞116下。而字元線104是位於基底100上，並沿一第二方向延伸於凹洞116上，單邊絕緣層106則位於凹洞116的一第一側面116a上，其中單邊絕緣層106之材料例如氧化物或其他適合的絕緣材料。此外，在第一實施例中，單邊絕緣層106除了位於凹洞116的第一側面116a外，還可配置於凹洞116的部分底面116c上。而浮置閘極108是位於凹洞116中相對第一側面116a 的一第二側面116b上，且浮置閘極108並未蓋住凹洞116的所有底面116c，而是位於該凹洞的部分底面116c上。穿隧介電層110則位於浮置閘極108與基底100表面之間，且穿隧介電層110與埋入式位元線102接觸。前述穿隧介電層110之材料例如氧化物。控制閘極112填滿剩餘部份的凹洞116，而與凹洞116底面116c之單邊絕緣層106接觸，且控制閘極112還與字元線104接觸而呈現L型結構。在本圖中，控制閘極112除了位在凹洞116中之外，還可突出於凹洞116，並覆蓋浮置閘極108。此外，控制閘極112還可覆蓋單邊絕緣層106。而閘間介電層114是位於控制閘極112與浮置閘極108之間，其中閘間介電層之材料例如ONO、高介電常數材料或其他適合的介電材料。另外，在本實施例之快閃記憶體10中還可包括位於穿隧介電層110旁的基底100內的一個摻雜區118。
以上第一實施例的元件可以排列為陣列形式，以下列舉一種示例用之製程，但本發明之元件的製造方法並不限於此。
圖2A至15D是依照本發明之第二實施例之一種快閃記憶體陣列的製造流程示意圖。
請參照圖2A與圖2B，在基底200上可先形成墊氧化層(pad oxide)202以及氮化矽層204，且氮化矽層204具有溝渠206。然後，利用傾斜植入製程208在基底200內形成摻雜區210。
然後，請參照圖3A與圖3B，利用圖案化氮化矽層204 當作罩幕(mask)，蝕刻墊氧化層204與基底200，以形成數個第一溝渠212。接著，可利用傾斜植入製程213a與垂直植入製程213b，在第一溝渠212下的基底200內形成另一摻雜區214。
之後，為了使本發明適用於小尺寸的溝渠遮蔽，可在第一溝渠212的一側面212a形成隔離結構。請先參照圖4，於整個基底200表面依續形成一層氮化矽襯層(liner)216與一層多晶矽襯層218，再進行一道單邊植入製程(single side implant)220，使第一溝渠212的一側面212a有未被植入之多晶矽襯層218、另一側212b則是改質後的多晶矽襯層218。
接著，請參照圖5，將第一溝渠212的一側面212a上未被植入之多晶矽襯層218移除，再去除同樣位置的氮化矽襯層216。之後，可利用濕式蝕刻，稍微去除部份基底200。
然後，請參照圖6，將所有改質後的多晶矽襯層218都移除，並以留下的氮化矽襯層216做為罩幕，對露出的基底200進行區域性矽氧化法(LOCOS)，以於第一溝渠212的一側面212a形成單邊絕緣層222，且於本圖中的單邊絕緣層222還包括位於第一溝渠212的部分底面212c上。根據圖5之步驟可知上述單邊絕緣層222之材料可以是氧化物，但是本發明亦可使用其他沉積方式，在第一溝渠212的一側面212a形成其他適合的絕緣材料，作為單邊絕緣層222。
隨後，請參照圖7，將氮化矽襯層216去除，再於第一溝渠212中暴露出的基底200表面形成一層穿隧介電層224，其材料包括氧化物。
接著，請參照圖8A~8D，在第一溝渠212中填入導體材料226，利用平坦化製程以露出氮化矽層204表面。
然後，請參照圖9A~9D，定義主動區域(Active Area)於基底中，例如利用微影與蝕刻製程，在基底上形成一層圖案化罩幕228，其材料例如氧化物，且圖案化罩幕228的延伸方向譬如是垂直於第一溝渠212(請見圖8A)的延伸方向。之後，以圖案化罩幕228作為蝕刻罩幕，往基底200進行蝕刻，直到形成數個第二溝渠230。此時，第二溝渠230的底面230a要比摻雜區214的底面低，因此摻雜區210和導體材料226會成為不連續的結構。同樣地，在第一溝渠212底下之摻雜區214會成為與圖案化罩幕228的延伸方向相同的埋入式位元線。
然後，請參照圖10A~10D，移除圖案化罩幕228，再在第二溝渠230中填入絕緣材料232(如氧化物)，並可搭配平坦化製程，以露出氮化矽層204表面。此時，由氮化矽層204、單邊絕緣層222、穿隧介電層224與絕緣材料232構成一個類似凹洞的構造，導體材料226即位於其中。
之後，請參照圖11A~11C，回蝕刻導體材料226，使其頂面接近墊氧化層202的位置。然後，進行另一道單邊植入製程234，使位於第一溝渠212的一側面212b的導體材料226之部分頂面成為改質層236。
接著，請參照圖12A與圖12B，以改質層236作為罩幕，蝕刻去除未被改質層236遮蔽的導體材料226，以形成浮置閘極238。
然後，請參照圖13A~13C，可保留改質層236或將其去除，在本實施例中是選擇去除改質層236。接著，可利用爐管或是沉積製程於浮置閘極238表面形成一層閘間介電層240，其材料例如ONO、高介電常數材料或其他適合的介電材料。之後，在由氮化矽層204、閘間介電層240、單邊絕緣層222、絕緣材料232與閘間介電層240構成之凹洞中形成控制閘極242，並可搭配平坦化製程，以露出氮化矽層204表面。此時，控制閘極242會成為不連續的結構。
接著，請參照圖14A~14E，在基底200上形成字元線244，且字元線244之延伸方向譬如是垂直於摻雜區214(即，埋入式位元線)的延伸方向，並連接同一延伸方向上的各個控制閘極242。
然後，請參照圖15A~15E，在基底200表面覆蓋一層層間介電層246，再於層間介電層246、氮化矽層204與墊氧化層202中的字元線244之間形成多個與摻雜區210電性連結的接觸窗248。
最後，請參照圖16A~16D，可以選擇在層間介電層246上形成平行於字元線244之延伸方向的共用源極線(common source line)250。
以上圖16A~16D還可變更為，在形成接觸窗248的過 程中，直接定義出共用源極線250。
圖17是依照本發明之第三實施例之一種快閃記憶體陣列的立體示意圖，其中使用與第一實施例相同的元件符號代表相同的構件。
請參照圖17，第三實施例之快閃記憶體陣列30包括一個基底100、數條埋入式位元線102、數條字元線104、數層單邊絕緣層106、數個浮置閘極108、數層穿隧介電層110、數個控制閘極112、數層閘間介電層114以及數個接觸窗300。上述基底100具有數個凹洞116，埋入式位元線102則沿一第一方向延伸於基底100中的凹洞116下，而字元線104是位於基底100上並沿一第二方向延伸於凹洞116上。再者，單邊絕緣層106是沿第二方向延伸於凹洞116的一第一側面116a上，且還包括位於每一凹洞116的一部分底面116c上。上述單邊絕緣層106之材料例如氧化物或其他適合的絕緣材料。浮置閘極108則分別位於每一凹洞116中相對第一側面116a的一第二側面116b上。穿隧介電層110分別位於每一浮置閘極108與每一凹洞116的表面之間，且前述穿隧介電層110與第一方向的各個埋入式位元線102接觸，其中穿隧介電層110之材料例如氧化物。
請繼續參照圖16，控制閘極112填滿每一凹洞116並與第二方向的各個字元線104接觸，所以在第三實施例中的控制閘極112可視為不連續的結構，其中控制閘極112還可如本圖所示突出於凹洞116。而閘間介電層114則位 於控制閘極112與浮置閘極108之間，其材料例如ONO、高介電常數材料或其他適合的介電材料。另外，接觸窗300是分別連接到每一凹洞116旁的基底100，且為使後續內連線不與字元線104接觸，接觸窗300的頂面300a可高於字元線104的頂面104a。快閃記憶體陣列30還可包括數個摻雜區118，分別位於每一穿隧介電層110旁的基底100內，使上述接觸窗300分別連接到每一摻雜區118。另外，快閃記憶體陣列30還可包括數個共用源極線302，沿第二方向延伸於基底100上方，並與第二方向的各個接觸窗300相接觸。此外，在接觸窗300與字元線104之間還可包括一層間介電層304，作為隔離結構。
綜上所述，本發明之結構因為可完全垂直配置於基底內，因此符合目前元件小型化的發展，並且可有效防止快閃記憶體元件間的電性干擾。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧快閃記憶體
30‧‧‧快閃記憶體陣列
100、200‧‧‧基底
102‧‧‧埋入式位元線
104、244‧‧‧字元線
106、222‧‧‧單邊絕緣層
108、238‧‧‧浮置閘極
110、224‧‧‧穿隧介電層
112、242‧‧‧控制閘極
114、240‧‧‧閘間介電層
116‧‧‧凹洞
116a、116b、212a、212b‧‧‧側面
116c、212c、230a‧‧‧底面
118、210、214‧‧‧摻雜區
202‧‧‧墊氧化層
204‧‧‧氮化矽層
212‧‧‧第一溝渠
213a‧‧‧傾斜植入製程
213b‧‧‧垂直植入製程
216‧‧‧氮化矽襯層
218‧‧‧多晶矽襯層
220、234‧‧‧單邊植入製程
226‧‧‧導體材料
228‧‧‧圖案化罩幕
230‧‧‧第一溝渠
232‧‧‧絕緣材料
236‧‧‧改質層
246、304‧‧‧層間介電層
248、300‧‧‧接觸窗
250、302‧‧‧共用源極線
300a‧‧‧頂面
圖1是依照本發明之第一實施例之一種快閃記憶體的立體示意圖。
圖2A、3A、8A、9A、10A、11A、12A、13A、14A、 15A、16A是依照本發明之第二實施例之一種快閃記憶體陣列的製造流程俯視圖。
圖2B、3B、8B、9B、10B、11B、12B、13B、14B、15B、16B是圖2A、3A、8A、9A、10A、11A、12A、13A、14A、15A、16A之B-B線段的剖面圖。
圖4~7是圖2B之後續製造流程的剖面示意圖。
圖8C、9C、10C、11C、13C、14C、15C、16C是圖8A、9A、10A、11A、12A、13A、14A、15A、16A之C-C線段的剖面圖。
圖8D、9D、10D、14D、15D、16D是圖8A、9A、10A、13A、14A、15A、16A之D-D線段的剖面圖。
圖14E和圖15E是圖14A和圖15A之E-E線段的剖面圖。
圖17是依照本發明之第三實施例之一種快閃記憶體陣列的立體示意圖。
10‧‧‧快閃記憶體
100‧‧‧基底
102‧‧‧埋入式位元線
104‧‧‧字元線
106‧‧‧單邊絕緣層
108‧‧‧浮置閘極
110‧‧‧穿隧介電層
112‧‧‧控制閘極
114‧‧‧閘間介電層
116‧‧‧凹洞
116a、116b‧‧‧側面
116c‧‧‧底面
118‧‧‧摻雜區

Claims (5)

  1. 一種快閃記憶體陣列，包括：一基底，具有數個凹洞，各該凹洞具有一第一側面與相對該第一側面的一第二側面；數個埋入式位元線，沿一第一方向延伸於該基底中的該些凹洞下，且該些埋入式位元線於該些凹洞的該第二側面向上延伸；數個字元線，位於該基底上，並沿一第二方向延伸於該些凹洞上；數個單邊絕緣層，沿該第二方向延伸於該些凹洞的一第一側面上；數個浮置閘極，分別位於每一凹洞中相對該第一側面的一第二側面上；數個穿隧介電層，分別位於每一浮置閘極與每一凹洞的表面之間，且該些穿隧介電層與該第一方向的各個埋入式位元線接觸；數個摻雜區，分別位於每一穿隧介電層旁的該基底內，且該些摻雜區於該些凹洞的該第二側面向下延伸，其中該些摻雜區與該些埋入式位元線互相隔離；數個控制閘極，填滿每一凹洞並與該第二方向的各個字元線接觸；數個閘間介電層，位於該些控制閘極與該些浮置閘極之間；數個接觸窗，分別各自位於該數個字元線之間，並分 別連接到每一凹洞旁的該基底內的每一摻雜區；以及數個共用源極線，沿該第二方向延伸於該基底上，並與該第二方向的各個接觸窗相接觸。
  2. 如申請專利範圍第1項所述之快閃記憶體陣列，其中該些單邊絕緣層更包括位於每一凹洞的一部分底面上。
  3. 如申請專利範圍第1項所述之快閃記憶體陣列，其中該些控制閘極是突出於該些凹洞。
  4. 如申請專利範圍第1項所述之快閃記憶體陣列，其中該些接觸窗的頂面高於該些字元線的頂面。
  5. 如申請專利範圍第1項所述之快閃記憶體陣列，更包括一層間介電層，位於該些接觸窗與該些字元線之間。
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