CN103378084B - 存储装置 - Google Patents

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Abstract

本发明公开了一种存储装置，包括一存储阵列以及至少一阱电压提取区。存储阵列，包括多个垂直晶体管，分别电耦合至相应的字线与埋藏位线，其中字线沿着第一方向延伸，而埋藏位线沿着第二方向延伸。此外，阱电压提取区沿着第二方向穿越存储阵列，将存储阵列区隔成第一次存储阵列区及第二次存储阵列区。

Description

存储装置
技术领域
本发明有关一种存储装置，特别是一种包括阱电压提取区的存储装置。
背景技术
为增进集成电路的运作速度且同时符合消费者对于微型化电子装置的需求，运用于半导体装置晶体管的尺寸持续缩减。当金属氧化物半导体(Metal-Oxide-Semiconductor，MOS)晶体管中栅极氧化层的厚度越来越薄，栅极氧化层很容易被静电放电(electrostaticdischarge，ESD)现象所带来的过量电荷所破坏。如本领域技术人员所知，横跨栅极氧化层的电场强度一般若超过107V/cm，即会对栅极氧化层造成永久伤害，而影响到集成电路运作。
为避免过多电荷累积于半导体衬底中，公知技术是将阱电压提取区设置在半导体元件阵列的周围，使半导体衬底中的P型阱所累积的电荷可由此放电路径释出，其中阱电压提取区的所占面积正相关于释放的电荷量，也就是说，可通过增加阱电压提取区的所占面积以更有效抑制ESD现象。然而，增加阱电压提取区的所占面积将不利于半导体衬底的利用率。此外，在公知技术中，可通过减小离子注入的倾斜角度以缩减阱电压提取区的所占面积，但此作法会受制于光刻工艺的工艺极限。
因此，如何避免ESD现象且提高半导体衬底的利用率，是半导体业界一项重要课题。
发明内容
有鉴于此，本发明公开一种存储装置，可以避免ESD现象且提高半导体衬底的利用率。
根据本发明的一优选实施例，本发明提供一种存储装置。存储装置包括一存储阵列以及至少一阱电压提取区。存储阵列，包括多个垂直晶体管，分别电耦合至相应的字线与埋藏位线，其中字线沿着第一方向延伸，而埋藏位线沿着第二方向延伸。此外，阱电压提取区是沿着第二方向穿越存储阵列，将存储阵列区隔成第一次存储阵列区及第二次存储阵列区。
本发明通过将阱电压提取区设置在第一次存储阵列区及第二次存储阵列区之间的排列方式，取代公知技术将阱电压提取区设置于存储阵列周围的排列方式，有助于缩减阱电压提取区的所占面积，提高半导体衬底的利用率，降低半导体装置的的生产成本，且此排列方式可更快速释出存储阵列中阱区累积的电荷，避免ESD现象的发生。此外，存储阵列与阱电压提取区中设置类似的晶体管结构，也有利于制造工艺的简化并减少制造工艺所需的时间。
附图说明
图1所示为根据本发明的一优选实施例所绘示的存储装置的示意图。
图2所示为根据本发明的一优选实施例所绘示的存储装置沿着图1的AA’线段的剖面示意图。
其中，附图标记说明如下：
10存储装置12存储阵列
14阱电压提取区16垂直晶体管
18晶体管结构20字线
22，48埋藏位线
24第一次存储阵列区26第二次存储阵列区
28半导体衬底
30，32沟槽
34阱区36源极/漏极掺杂区
38第一掺杂区40第二掺杂区
42，44栅极结构
46浅沟槽隔离
50，52掺杂导电层
54导电层56绝缘层
AA1，AA2有源区
D1第一方向D2第二方向
具体实施方式
图1为根据本发明的一优选实施例所绘示的存储装置的示意图。如图1所示，存储装置10包括一存储阵列12以及至少一阱电压提取区14。存储阵列12，包括多个垂直晶体管16，分别电耦合至相应的字线20与埋藏位线22，其中字线20沿着第一方向D1延伸，而埋藏位线22沿着第二方向D2延伸，且第一方向D1大体上垂直第二方向D2。阱电压提取区14包括至少一晶体管结构18用于释出存储装置10的阱区(图1未示)累积的电子，以调整阱区电压，此外，阱电压提取区14是沿着第二方向D2穿越存储阵列12，将存储阵列12区隔成第一次存储阵列区24及第二次存储阵列区26。值得注意的是，阱电压提取区14的数目不以一个为限，也可通过N个阱电压提取区14使存储阵列12区隔成N+1个次存储阵列区。
图2为根据本发明的一优选实施例所绘示的存储装置沿着图1的AA’线段的剖面示意图。如图2所示，半导体衬底28可包括一由硅、砷化镓、硅覆绝缘(SOI)层、外延层、硅锗层或其它半导体衬底材料所构成的衬底。半导体衬底28包括存储阵列12的有源区AA1，阱电压提取区14的有源区AA2以及沟槽30/32围绕有源区AA1/AA2，其中垂直晶体管16分别设置于相应的有源区AA1，且晶体管结构18分别设置在相应的有源区AA2。此外，半导体衬底28还包括一阱区34设置在其中，且阱区34环绕垂直晶体管16与晶体管结构18。
存储阵列12的垂直晶体管16包括源极/漏极掺杂区36设置在半导体衬底28中，以及栅极结构42设置在源极/漏极掺杂区36之间。阱电压提取区14的晶体管结构18包括第一掺杂区38以及第二掺杂区40设置在半导体衬底28中，且第二掺杂区40与第一掺杂区38具有不同的导电型，以及栅极结构44设置在第一掺杂区38与第二掺杂区40之间。此外，字线20分别与栅极结构42以及栅极结构44电耦和，以提供栅极结构42/44电压讯号。垂直晶体管16与晶体管结构18的构造类似，除了第一掺杂区38的离子注入工艺需与源极/漏极掺杂区36以及第二掺杂区40的离子注入工艺分别进行以外，大部分的结构可通过相同的半导体制程，以节省制作成本。
值得注意的是，当阱区34具有第一导电型，例如阱区34是P型阱区时，源极/漏极掺杂区36以及晶体管结构18的第二掺杂区40优选是具有第二导电型的掺杂剂例如N型掺杂剂包括砷(As)或磷(P)，而晶体管结构18的第一掺杂区38优选是具有第一导电型的掺杂剂例如P型掺杂剂包括硼(B)，也就是说，源极/漏极掺杂区36以及第二掺杂区40会具有相同的导电型，但不同于阱区34的导电型，而阱区34会与第一掺杂区38具有相同的导电型。
沟槽30/32包括浅沟槽隔离(shallowtrenchisolation，STI)46以及埋藏位线22/48设置在其中。浅沟槽隔离46是用在电性隔离垂直晶体管16，晶体管结构18与半导体衬底28中的其它半导体装置。埋藏位线22/48位在有源区AA1/AA2的一侧，且埋藏位线22/48包括掺杂导电层50/52以及导电层54。埋藏位线22/48的掺杂导电层50/52的材料包括掺杂导电物质例如：掺杂多晶硅，而导电层54的材料包括金属，但不以此为限。掺杂导电层50/52设置在导电层54上方，垂直晶体管16分别电耦合至相应的埋藏位线22的掺杂导电层50，且垂直晶体管18分别电耦合至相应的埋藏位线48的掺杂导电层52，也就是说埋藏位线22/48的掺杂导电层50/52分别电连接垂直晶体管16的源极/漏极掺杂区36或晶体管结构18的第一掺杂区38。沟槽30/32还包括一绝缘层56，导电层54埋入在绝缘层56中且低于绝缘层56的表面，绝缘层56的材料包括氮化硅或其它适合的绝缘材料。
值得注意的是，当阱区34具有第一导电型，例如阱区34是P型阱区，存储阵列12(第一次存储阵列区24及第二次存储阵列区26)的埋藏位线22的掺杂导电层50优选是具有第二导电型的掺杂剂例如N型掺杂剂，而阱电压提取区14的的埋藏位线48的掺杂导电层52优选是具有第一导电型的掺杂剂例如P型掺杂剂，也就是说，存储阵列12的掺杂导电层50的掺杂剂与位于阱电压提取区14的掺杂导电层52的掺杂剂具有不同的导电型。阱电压提取区14的掺杂导电层52，第一掺杂区38以及阱区34均具有相同的导电性，有助于阱区40中累积的电子通过阱电压提取区14释放。此外，本发明的阱电压提取区14直接设置在第一次存储阵列区24及第二次存储阵列区26之间，同时邻近两个次存储阵列区的垂直晶体管16，可更快速释出存储阵列12中阱区34累积的电荷。另外，当存储阵列12的埋藏位线22连接一第一电压源，阱电压提取区14的埋藏位线48优选是连接一第二电压源，使埋藏位线22可用于调整传送至垂直晶体管16的电压讯号，而埋藏位线48可用于调整阱区40的电压讯号。
综上所述，本发明通过将阱电压提取区设置于第一次存储阵列区及第二次存储阵列区之间的排列方式，取代公知技术将阱电压提取区设置于存储阵列周围的排列方式，有助于缩减阱电压提取区的所占面积，提高半导体衬底的利用率，降低半导体装置的的生产成本，且此排列方式可更快速释出存储阵列中阱区累积的电荷，避免ESD现象的发生。此外，存储阵列与阱电压提取区中设置类似的晶体管结构，也有利于制造工艺的简化也可减少制造工艺所需的时间。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种存储装置，其特征在于，包括：
一半导体衬底，包含数条字线，沿着第一方向延伸；
数条沟槽，位于所述半导体衬底中，沿着第二方向延伸；
数条埋藏位线，位于所述沟槽中；
存储阵列，包括多个垂直晶体管位于所述半导体衬底中且被所述沟槽分隔开，分别电耦合至相应的所述字线与所述埋藏位线；以及
至少一阱电压提取区，沿着所述第二方向穿越所述存储阵列，将所述存储阵列区隔成第一次存储阵列区及第二次存储阵列区。
2.根据权利要求1所述的存储装置，其特征在于，所述第一方向实质上垂直所述第二方向。
3.根据权利要求1所述的存储装置，其特征在于，所述埋藏位线包括掺杂导电层以及导电层。
4.根据权利要求3所述的存储装置，其特征在于，位于所述存储阵列区的所述掺杂导电层的掺杂剂与位于所述阱电压提取区的掺杂导电层的掺杂剂具有不同的导电型。
5.根据权利要求3所述的存储装置，其特征在于，所述的多个垂直晶体管分别电耦合至相应的所述埋藏位线的所述掺杂导电层。
6.根据权利要求3所述的存储装置，其特征在于，所述掺杂导电层的材料包括掺杂多晶硅，所述导电层的材料包括金属。
7.根据权利要求1所述的存储装置，其特征在于，各所述垂直晶体管包括：
源极/漏极掺杂区设置在半导体衬底中；以及
栅极结构设置在所述源极/漏极掺杂区之间。
8.根据权利要求7所述的存储装置，其特征在于，所述阱电压提取区包括至少一晶体管结构，所述晶体管结构包括：
第一掺杂区设置在所述半导体衬底中；
第二掺杂区设置在所述半导体衬底中，且所述第二掺杂区与所述第一掺杂区具有不同的导电型；以及
栅极结构设置在所述第一掺杂区与所述第二掺杂区之间。
9.根据权利要求8所述的存储装置，其特征在于，还包括；
阱区设置于所述半导体衬底中，所述阱区环绕该些垂直晶体管与所述晶体管结构，所述阱区与所述源极/漏极掺杂区具有不同的导电型。
10.根据权利要求9所述的存储装置，其特征在于，所述阱区与所述第一掺杂区具有相同的导电型，且所述源极/漏极掺杂区与所述第二掺杂区具有相同的导电型。
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