KR101289919B1 - ＦｉｎＦＥＴ-기반의 ＥＳＤ 디바이스 및 그 형성 방법 - Google Patents

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KR101289919B1
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운지에 린
칭슝 로
젠초우 쳉
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

본 발명의 디바이스는 복수의 STI 영역, STI 영역 사이에 있고 서로 평행한 복수의 반도체 스트립, 반도체 스트립 위에 있는 복수의 반도체 핀을 포함한다. 게이트스택은 복수의 반도체 핀을 가로질러 그 위에 배치된다. 드레인 에피택시 반도체 영역은 게이트 스택의 측면 상에 배치되고 복수의 반도체 핀에 접속된다. 드레인 에피택시 반도체 영역은 반도체 핀에 인접한 제 1 부분을 포함하고, 제 1 부분은 복수의 반도체 스트립에 정렬되어 그 위에 연속하는 영역을 형성한다. 드레인 에피택시 반도체 영역은 제 1 부분보다 게이트 스택으로부터 더 멀리 떨어진 제 2 부분을 더 포함한다. 제 2 부분 각각은 반도체 스트립 중 하나에 정렬되어 그 위에 있다. 제 2 부분은 서로 평행하며 유전체 물질에 의해 서로로부터 분리된다.

Description

ＦｉｎＦＥＴ-기반의 ＥＳＤ 디바이스 및 그 형성 방법{FinFET-BASED ESD DEVICES AND METHODS FOR FORMING THE SAME}
본 발명은 반도체 디바이스에 관한 것이며, 특히 FinFET-기반의 ESD 디바이스 및 그 형성 방법에 관한 것이다.
정적 변화의 증가로 인해 집적 회로의 주변에서 초고압이 발달될 수 있다. 집적 회로의 입력 버퍼 또는 출력 버퍼로 높은 전위가 발생될 수 있다. 높은 전위는 입력 또는 출력 버퍼와 전기적으로 접촉된 패키지 핀을 만지는 사람에 의해 유발될 수 있다. 정전기적 변화가 방전될 때 집적 회로의 패키지 노드에서 고전류가 만들어진다. 이러한 현상은 정전기 방전(ElectroStatic Discharge; ESD)이라고 한다. ESD는 전체 집적 회로를 잠재적으로 파괴하므로 반도체 디바이스에 심각한 문제이다.
ESD 트랜션트의 지속시간은 전형적으로 대략 수 나노초로 매우 짧으며, 종래의 회로 차단기는 적절한 보호를 제공하기에 충분히 신속하게 반응할 수 없다. 이러한 이유로, 집적 회로에서 ESD 디바이스를 통합하는 것이 공지의 실행이 되었다. 종래부터, 양방향 다이오드 스트링이 각각의 회로를 보호하기 위해 패키지 핀 사이에서 연결되었다. 트랜지스터와 같은 다른 ESD 디바이스도 사용되었다. ESD 디바이스는 전력선 사이에 연결된 내부 회로를 보호하고 그라운드에 ESD 전류를 방전하기 위해 전력선 사이에서 또한 널리 사용되었다.
핀 전계-효과 트랜지스터(Fin Field-Effect Transistor; FinFET) 구조는 ESD 디바이스를 형성하기 위해 사용될 수 있다. FinFET 구조 형성과 호환될 수 있는 ESD 디바이스를 형성하는 공정을 만들기 위해서 FinFET은 ESD 보호 회로를 구성하기 위해 접속되었고, ESD FinFET의 채널은 ESD 전류를 전도하기 위해 사용되었다. 불행하게도, 이러한 접근법은 설계 및 공정 문제에 대면한다. 높은 ESD 보호 능력을 제공하기 위해서 높은 수의 FinFET 디바이스, 때때로 10,000개 이상의 많은 FinFET가 평행하여 접속될 필요가 있다. 이것은 이러한 FinFET 중 어느 하나의 고장이 전체 ESD 보호 회로에 오작동을 일으킬 수 있다는 것을 의미한다. 그러므로, FinFET은 균일하게 턴 온될 필요가 있다.
실시형태에 따르면, 디바이스는 복수의 STI 영역, STI 영역 사이에 있고 서로 평행한 복수의 반도체 스트립, 및 반도체 스트립 위에 있는 복수의 반도체 핀을 포함한다. 게이트 스택은 복수의 반도체 핀을 가로질러 그 위에 배치된다. 드레인 에피택시 반도체 영역은 게이트 스택의 측면 상에 배치되고 복수의 반도체 핀에 접속된다. 드레인 에피택시 반도체 영역은 복수의 반도체 핀에 인접한 제 1 부분을 포함하고, 제 1 부분은 복수의 반도체 스트립에 정렬되어 그 위에 연속하는 영역을 형성한다. 드레인 에피택시 반도체 영역은 제 1 부분보다 게이트 스택으로부터 더 멀리 떨어진 제 2 부분을 더 포함한다. 제 2 부분 각각은 복수의 반도체 스트립 중 하나에 정렬되어 그 위에 있다. 제 2 부분은 서로 평행하며 유전체 물질에 의해 서로로부터 분리된다.
다른 실시형태에 따르면, 디바이스는 복수의 STI 영역, 복수의 STI 영역 사이에 있고 서로 평행한 복수의 반도체 스트립, 및 복수의 반도체 스트립 위에 있는 복수의 반도체 핀을 포함한다. 복수의 반도체 핀을 가로질러 그 위에 제 1 게이트 스택 및 제 2 게이트 스택이 배치된다. 제 1 게이트 스택과 제 2 게이트 스택 사이에 드레인 에피택시 반도체 영역이 있다. 드레인 에피택시 반도체 영역은 제 1 게이트 스택 및 제 2 게이트 스택에 근접한 영역에서 연속하는 드레인 영역을 형성하고, 제 1 게이트 스택 및 제 2 게이트 스택의 중간부에 근접한 영역에서 복수의 에피택시 스트립으로 분할된다.
또 다른 실시형태에 따르면, 방법은 복수의 STI 영역 사이에 있는 복수의 반도체 스트립으로부터 복수의 에피택시 영역을 성장시키는 에피택시를 수행하는 단계를 포함한다. 게이트 스택에 근접한 복수의 에피택시 영역의 제 1 부분이 연속하는 드레인 에피택시 영역으로 병합되며, 제 1 부분보다 게이트 스택으로부터 더 멀리 떨어진 복수의 에피택시 영역의 제 2 부분이 서로로부터 분리되도록 에피택시가 지속된다. 복수의 에피택시 영역의 제 2 부분이 서로 분리될 때 복수의 에피택시 영역의 제 2 부분에 전기적으로 접속하기 위해 접촉 플러그가 형성된다.
본 실시형태와 그 장점의 보다 완전한 이해를 위해 첨부 도면과 함께 취해진다음의 설명을 참조한다.
도 1 내지 도 5f는 일부 예시적인 실시형태에 따른 정전기 방전(ESD)의 제조에서 중간 단계의 단면도, 사시도, 및 상면도이다.
본 발명의 실시형태의 제조 및 사용이 이하 상세하게 논의된다. 그러나, 본 실시형태는 광범위하고 다양한 특정의 측면으로 실시될 수 있는 다수의 적용가능한 발명적 개념을 제공함을 인지하여야 한다. 설명되는 특정 실시형태는 예시이고 본 발명의 범위를 제한하지 않는다.
핀 전계-효과 트랜지스터(Fin Field-Effect Transistor; FinFET) 기반의 정전기 방전(ElectroStatic Discharge; ESD) 디바이스 및 그 형성 방법은 다양한 예시적인 실시형태에 따라 제공된다. ESD 디바이스를 형성하는 중간 단계가 예시된다. 실시형태의 변형이 논의된다. 다양한 도면 및 예시적인 실시형태에 걸쳐 같은 참조 번호가 같은 엘리먼트를 지시하기 위해 사용된다.
도 1 내지 도 5f는 예시적인 실시형태에 따른 ESD 디바이스의 형성에서 중간 단계의 사시도, 상면도, 및 단면도를 예시한다. 도 1은 기판(20)의 사시도를 예시한다. 일부 실시형태에 있어서, 기판(20)은 벌크 실리콘을 포함한다. 대안적으로, 기판(20)은 벌크 실리콘 게르마늄(SiGe) 또는 다른 반도체 물질을 포함한다. 기판(20)은 웰 영역을 형성하기 위해 p형 또는 n형 불순물로 도핑될 수 있고, 웰 영역의 도전성 유형은 결과의 FinFET 및 ESD 디바이스의 유형에 의존한다.
쉘로우 트렌치 분리(Shallow Trench Isolation; STI) 영역(22)이 기판(20)에서 형성된다. 일부 실시형태에 있어서, STI 영역(22)은 리세스(recess)를 형성하기 위해 기판(20)을 에칭한 후 고밀도 플라즈마(HDP) 산화물, 테트라에틸 오소실리케이트(TEOS) 산화물 등의 유전체 물질로 리세스를 충진함으로써 형성된다. 화학적 물리적 연마(Chemical Mechanical Polish; CMP)가 유전체 물질의 과잉 부분을 제거하기 위해 수행되고, 나머지 부분은 STI 영역이다. STI 영역(22) 사이의 기판(20)의 부분은 이하 반도체 스트립(24)이라고 한다. 이어서, STI 영역(22)의 정상면이 반도체 스트립(24)의 정상면보다 낮도록 STI 영역(22)이 리세싱된다. 그러므로, STI 영역(22)의 정상면보다 높은 반도체 스트립(24)의 부분은 반도체 핀(26)을 형성한다.
도 2는 서로 평행하는 게이트 스택(30 및 32)의 형성을 예시한다. 게이트 스택(30 및 32) 각각은 복수의 반도체 핀(26)의 측벽 및 정상면에 형성된다. 게이트 스택(30 및 32) 각각은 게이트 유전체(34) 및 게이트 전극(35)을 포함한다(도 2에 도시되지 않음, 도 4b를 참조). 게이트 유전체(34)는 Ta2O5, Al2O3, HfO, Ta2O5, SiTiO3, HfSiO, HfSiON, ZrSiON 및 그 조합 등의 산화물, 질화물, 산화질화물, 하이-k 유전체와 같은 일반적으로 사용되는 유전체 물질을 포함할 수 있다. 게이트 전극(35)은 일부 실시형태에 따라 폴리실리콘으로 형성될 수 있다. 대안적으로, 게이트 전극(35)은 Ni, Ti, Ta, Hf 및 그 조합 등의 금속, NiSi, MoSi, HfSi 및 그 조합 등의 실리사이드, 및 TiN, TaN, HfN, HfAlN, MoN, NiAlN 및 그 조합 등의 금속 질화물을 포함하는 다른 일반적으로 사용된 도전성 물질로 형성될 수 있다.
도 2를 다시 참조하면, 게이트 스택(30) 사이의 거리 D1은 게이트 스택(30) 중 하나로부터 그 이웃하는 게이트 스택(32)까지의 거리인 거리 D2보다 크다. 일부 예시적인 실시형태에 있어서 D1/D2 비율은 약 7보다 클 수 있다. 일부 실시형태에 있어서 거리 D1은 또한 약 1㎛보다 클 수 있다. 설명에 걸쳐 인용된 치수는 단지 예이고, 상이한 값으로 변경될 수 있다는 것이 인지된다.
도 3을 참조하면, 게이트 스택(30 및 32)에 의해 덮이지 않은 반도체 핀(26)의 부분이 에칭된다. 게이트 스택(30 및 32)에 의해 덮여진 반도체 핀(26)의 부분은 보호되고, 실질적으로 에칭되지 않는다. 일부 실시형태에 있어서, 반도체 핀(26)의 덮이지 않은 부분의 실질적으로 전체는 제거되는 반면에, 반도체 스트립(24)은 에칭되지 않는다. 대안의 실시형태에 있어서, 반도체 핀(26)의 덮이지 않은 부분의 정상부는 에칭되고, 반도체 핀(26)의 덮이지 않은 부분의 저부는 에칭되지 않는다. 또한 대안적인 실시형태에 있어서, 반도체 핀(26)은 에칭되지 않고, 후속하여 수행되는 에피택시는 에칭되지 않은 반도체 핀(26) 상에 수행된다.
이어서, 도 4a 내지 도 4d에 나타낸 바와 같이, 선택적인 에피택셜 성장이 에피택시 반도체 물질(36)을 형성하기 위해 수행되고, 반도체 핀(26) 또는 반도체 스트립(24)의 노출된 표면으로부터 성장된다. 도 4a는 결과의 구조의 사시도를 예시한다. 설명에 걸쳐서 게이트 스택(30) 각각과 그 이웃하는 게이트 스택(32) 사이의 반도체 물질(36)의 부분은 소스 에피택시 영역(36A)이라고 한다. 게이트 스택(30) 사이의 반도체 물질(36)의 부분은 드레인 에피택시 영역(36B)이라고 한다. 일부 실시형태에 있어서, 반도체 물질(36)은 기판(20)과 동일한 물질로 형성된다. 대안의 실시형태에 있어서, 반도체 물질(36)은 기판(20)과 상이한 물질로 형성된다. 예를 들어, 본 실시형태에 있어서, 결과의 FinFET은 p형 FinFET이고, 반도체 물질(36)은 실리콘 게르마늄(SiGe)을 포함할 수 있다. 대안적으로, 본 실시형태에 있어서 결과의 FinFET은 n형 FinFET이고, 반도체 물질(36)은 실리콘 카본(SiC)을 포함할 수 있다.
거리 D1은 큰 값을 갖고 게이트 스택(30) 사이의 예시된 디바이스 영역에 의해 점유되는 칩 면적은 상대적으로 크므로 드레인 에피택시 영역(36B)의 상이한 부분의 성장 비율 사이에 뚜렷한 차이가 있다. 도 4b는 도 4a에서 평면을 가로지르는 선 4B-4B으로 얻어진 단면도를 예시한다. 도 4a는 에피택시 영역(36B)의 정상면이 스텝을 갖는 것으로 예시하였지만, 실제 프로파일에서는 도 4b에 나타낸 바와 같이 에피택시 영역(36B)의 정상면의 높이가 점차적으로 변한다는 것이 주목된다. 드레인 에피택시 영역(36B)은 게이트 스택(30)에 근접한 부분보다 낮은 중간부[게이트 스택(30)의 중간에 근접함]와 함께 디싱 프로파일(dishing profile)을 갖는 정상면을 가질 수 있다. 대안적으로 말하면, 도 4b에서의 단면도에서 드레인 에피택시 영역(36B)의 제 1 부분(36B1)은 높이 H1을 갖고, 그것은 드레인 에피택시 영역(36B)의 제 2 부분(36B2)의 높이 H2보다 크다. 제 1 부분(36B1)은 게이트 스택(30)에 인접하고, 제 2 부분(36B2)은 게이트 스택(30)의 중간에 있다. 게이트 스택(30)으로부터 게이트 스택(30)의 중간점까지 에피택시 영역(36B)의 정상면은 점차적이고 지속적으로 낮아진다.
도 4c 및 도 4d는 도 4a에 나타낸 구조의 단면도이고, 단면도는 도 4a에서 평면을 가로지르는 선 4C-4C 및 4D-4D로부터 각각 얻어진다. 도 4c를 참조하면, 에피택셜 성장은 수직 성장 및 수평 성장을 포함하므로 결국 반도체 핀/스트립(24/26) 각각으로부터 성장된 드레인 에피택시 영역(36B)의 부분은 이웃하는 핀/스트립(24/26)으로부터 성장된 드레인 에피택시 영역(36B)의 부분과 병합된다. 병합은 게이트 스택(30)에 근접한 영역(예를 들어, 36B1)에서 발생한다. 게다가, 반도체 핀/스트립(24/26) 중 하나로부터 성장된 소스 에피택시 영역(36A)의 부분은 이웃하는 핀/스트립(24/26)으로부터 성장된 에피택시 영역(36B)의 부분과 병합된다. 소스 에피택시 영역(36A)의 각각의 프로파일은 또한 도 4c에 나타낸 바와 유사하다.
도 4d를 참조하면, 게이트 스택(30)의 중간에 근접한 영역(예를 들어, 36B2)에서 성장은 더 느리고, 드레인 에피택시 영역(36B)은 서로 병합되지 않는 개별의 스트립(36B2)을 형성한다.
도 5a 내지 도 5f는 소스 접촉 플러그(38) 및 드레인 접촉 플러그(40)의 형성 및 아래 놓인 실리사이드 영역(42)(도 5a에 도시되지 않음, 도 5c 내지 도 5f 참조)을 예시하는 사시도, 상면도, 및 단면도를 예시한다. 도 5a를 참조하면, 소스 접촉 플러그(38)는 각각의 아래 놓인 소스 에피택시 영역(36A)에 전기적으로 연결되어 그 위에 형성된다. 드레인 접촉 플러그(40)는 드레인 에피택시 영역(36B)에 전기적으로 연결되어 그 위에 형성된다. 소스 접촉 플러그(38) 및 드레인 접촉 플러그(40)는 게이트 스택(30 및 32)의 세로 방향에 평행한 세로 방향을 갖는 스트립을 형성할 수 있다.
도 5b는 도 5a에 나타낸 구조의 상면도를 예시한다. 상면도에서 드레인 에피택시 영역(36B2)은 복수의 보이드(void)(43)를 포함한다. 보이드(43)는 상이한 반도체 핀/스트립(24/26)으로부터 성장된 에피택시 물질(36)의 부분(36B2)을 서로 분리한다. 보이드(43)의 일부는 드레인 접촉 플러그(40)로 충진되고, 보이드(43)의 나머지 부분은 후속하는 단계에서 유전체 물질(들)로 충진된다. 게다가, 드레인 접촉 플러그(40)는 드레인 에피택시 영역(36B)의 병합되지 않은 부분(36B2)을 가로지른다. 일부 실시형태에 있어서, 드레인 접촉 플러그(40)는 드레인 에피택시 영역(36B)의 병합된 부분(36B1)에 중첩되지 않는다. 보이드(43)는 드레인 접촉 플러그(40)의 대향하는 측면으로 확장될 수 있다.
도 5c는 도 5a에 나타낸 구조의 단면도를 예시하고, 단면도는 도 5a에서 평면을 가로지르는 선 5C/5D-5C/5D로부터 얻어진다. 실리사이드 영역(42)은 드레인 에피택시 영역(36B)의 정상면 상에 형성된다. 일부 실시형태에 있어서, 드레인 접촉 플러그(40)는 게이트 전극(35)의 정상면(35A)과 실질적으로 같은 레벨의 정상면(40A)을 갖는다. 각각의 드레인 접촉 플러그(40)는 M0OD라고도 할 수 있다. 대안의 실시형태에 있어서, 도 5d에 나타낸 바와 같이, 복수의 드레인 접촉 플러그(40)가 있고, 그 정상면은 금속선(45)의 저면과 접촉된다. 금속선(45)은 저부 금속층(M1)에 있을 수 있다.
도 5e 및 도 5f는 도 5a에 나타낸 구조의 단면도를 예시하고, 단면도는 도 5a에서 평면을 가로지르는 선 5E/5F-5E/5F로부터 얻어진다. 일부 실시형태에 있어서, 도 5e에 나타낸 바와 같이 실리사이드-라스트 접근법이 실리사이드 영역(42)을 형성하기 위해 사용된다. 실리사이드-라스트 접근법에서 유전체층(44)이 첫째로 형성된다. 실리사이드 영역(42)은 드레인 에피택시 영역(36B)의 일부를 노출시키기 위해 유전체층에서 개구부를 형성하고, 드레인 에피택시 영역(36B)의 노출된 부분 상에 자기-정렬된 실리사이드화를 수행함으로써 형성된다. 따라서, 실리사이드 영역(42)은 드레인 접촉 플러그(40)의 각 가장자리에 정렬된 가장자리를 갖는다. 그러나, 드레인 에피택시 영역(36B)의 다른 부분 위에는 실리사이드 영역이 형성되지 않을 수 있다. 이것은 드레인 저항을 증가시키는 것을 도울 수 있고, 본 실시형태에 따른 ESD 디바이스는 더 균일하게 턴 온될 수 있다.
도 5f에서 실리사이드-퍼스트 접근법이 실리사이드 영역(42)을 형성하기 위해 사용된다. 실리사이드-퍼스트 접근법에 있어서, 저항성 보호 산화물(Resistive Protective Oxide; RPO)(46)이 형성되고, RPO(46)는 병합되지 않은 드레인 에피택시 영역(36B2)의 적어도 일부를 덮는다. 도 5b 및 도 5f는 RPO가 형성된 영역(48)을 개략적으로 예시한다. 도 5f를 다시 참조하면, RPO(46)의 형성 후에 RPO(46)가 형성되지 않은 곳에 실리사이드 영역(42)이 형성된다. 그들 실시형태에 있어서, 실리사이드 영역(42)은 드레인 접촉 플러그(40)의 각각의 가장자리를 약간 지나서 확장될 수 있다. 도 5e 및 도 5f 모두에서 소스 실리사이드 영역(42')은 또한 드레인 실리사이드 영역(42)이 형성된 것과 동시에 형성된다. 소스 실리사이드 영역(42')이 소스 에피택시 영역(36A)의 전체에 형성될 수 있다.
도 5a를 다시 참조하면, 도 5a 내지 도 5f에 나타낸 구조는 ESD 디바이스(50)를 형성하고, 공통 드레인 영역(36B)을 공유하는 2개의 FinFET(52)를 포함한다. FinFET(52) 각각은 소스 에피택시 영역(36A)를 더 포함한다. 일부 실시형태에 있어서, 드레인 접촉 플러그(40)는 입/출력(I/O) 패드 또는 전력 공급 노드(VDD)에 접속되고, 소스 접촉 플러그(38)는 전기적 그라운드일 수 있는 전력 공급 노드(VSS)에 접속된다. 대안의 실시형태에 있어서, FinFET(52)은 n형 FinFET이고, 드레인 접촉 플러그(40)는 회로의 출력 패드에 접속될 수 있으며, 소스 접촉 플러그(38)는 전력 공급 노드(VSS)에 접속될 수 있고, 게이트 스택(30)의 게이트 전극(35)(도 4B)은 내부 회로 또는 VSS에 접속될 수 있다. 반대로, FinFET(52)은 p형 FinFET이고, 드레인 접촉 플러그(40)는 회로의 출력 패드에 접속될 수 있으며, 소스 접촉 플러그(38)는 전력 공급 노드(VDD)에 접속될 수 있고, 게이트 스택(30)의 게이트 전극(35)은 내부 회로 또는 VDD에 접속될 수 있다. 게이트 스택(32)의 전극(35)은 전기적으로 플로팅될 수 있다.
본 실시형태에 있어서, 합병되지 않은 드레인 에피택시 영역을 형성함으로써 ESD 디바이스(50)의 드레인 저항이 증가된다. 그러므로, 복수의 ESD 디바이스(50)가 더 균일하게 턴 온될 수 있다. 본 실시형태는 추가의 처리 공정 단계 및 리소그래피 마스크를 필요로 하지 않는다.
본 실시형태 및 그 장점이 상세히 설명되었지만, 첨부된 특허청구범위의 정신 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경이 이루어질 수 있음을 이해하여야 한다. 더욱이, 본 출원의 범위는 명세서에 설명된 공정, 기계, 제조, 물질의 조성, 수단, 방법 및 단계에 대한 특정 실시형태에 한정되도록 의도된 것이 아니다. 당업자는 본 개시로부터 공정, 기계, 제조, 물질의 조성, 수단, 방법 또는 단계를 쉽게 알 수 있으므로, 여기 개시된 해당 실시형태와 실질적으로 동일한 기능을 수행하거나 해당 실시형태와 실질적으로 동일한 결과를 달성하는 기존의, 또는 개발될 사항은 본 개시에 따라 이용될 수 있다. 따라서, 첨부된 특허청구범위는 그들 범위 내에서 공정, 기계, 제조, 물질의 조성, 수단, 방법 또는 단계를 포함하도록 의도된다. 또한, 각 청구항은 분리된 개별의 실시형태를 구성하고, 다양한 청구항 및 실시형태의 조합은 본 개시의 범위 내이다.

Claims (10)

  1. 복수의 쉘로우 트렌치 분리(Shallow Trench Isolation; STI) 영역;
    상기 복수의 STI 영역 사이에 있고 서로 평행한 복수의 반도체 스트립;
    상기 복수의 반도체 스트립 위에 있는 복수의 반도체 핀;
    상기 복수의 반도체 핀을 가로질러 그 위에 있는 게이트 스택; 및
    상기 게이트 스택의 측면 상에 있고 상기 복수의 반도체 핀에 접속된 드레인 에피택시 반도체 영역으로서,
    상기 복수의 반도체 핀에 인접한 제 1 부분; 및
    상기 제 1 부분보다 상기 게이트 스택으로부터 더 멀리 떨어진 제 2 부분을 포함한 드레인 에피택시 반도체 영역
    을 포함하고,
    상기 제 1 부분은 상기 복수의 반도체 스트립에 정렬되어 그 위에 연속하는 영역을 형성하고,
    상기 제 2 부분 각각은 상기 복수의 반도체 스트립 중 하나에 정렬되어 그 위에 있고, 상기 제 2 부분은 서로 평행하며 유전체 물질에 의해 서로로부터 분리되는 것인 디바이스.
  2. 제 1 항에 있어서,
    소스 에피택시 반도체 영역을 더 포함하고, 상기 드레인 에피택시 반도체 영역 및 상기 소스 에피택시 반도체 영역은 상기 게이트 스택의 대향하는 측면 상에 있으며, 상기 소스 에피택시 반도체 영역은 상기 복수의 반도체 스트립에 정렬되어 그 아래에 놓인 연속하는 영역인 것인 디바이스.
  3. 제 1 항에 있어서,
    상기 드레인 에피택시 반도체 영역의 상기 제 2 부분에 전기적으로 접속되어 그 위에 있는 드레인 접촉 플러그를 더 포함하는 디바이스.
  4. 복수의 쉘로우 트렌치 분리(Shallow Trench Isolation; STI) 영역;
    상기 복수의 STI 영역 사이에 있고 서로 평행한 복수의 반도체 스트립;
    상기 복수의 반도체 스트립 위에 있는 복수의 반도체 핀;
    상기 복수의 반도체 핀을 가로질러 그 위에 있는 제 1 게이트 스택 및 제 2 게이트 스택; 및
    상기 제 1 게이트 스택과 상기 제 2 게이트 스택 사이의 드레인 에피택시 반도체 영역
    을 포함하고,
    상기 드레인 에피택시 반도체 영역은 상기 제 1 게이트 스택 및 상기 제 2 게이트 스택에 근접한 영역에서 연속하는 드레인 영역을 형성하고, 상기 제 1 게이트 스택 및 상기 제 2 게이트 스택의 중간부에 근접한 영역에서 복수의 에피택시 스트립으로 분할되는 것인 디바이스.
  5. 제 4 항에 있어서,
    제 1 소스 에피택시 영역; 및
    제 2 소스 에피택시 영역
    을 더 포함하고,
    상기 제 1 소스 에피택시 영역 및 상기 드레인 에피택시 반도체 영역은 상기 제 1 게이트 스택의 대향하는 측면 상에 있고,
    상기 제 2 소스 에피택시 영역 및 상기 드레인 에피택시 반도체 영역은 상기 제 2 게이트 스택의 대향하는 측면 상에 있고, 상기 제 1 소스 에피택시 영역 및 상기 제 2 소스 에피택시 영역 각각은 상기 복수의 반도체 스트립에 정렬되어 그 위에 있는 것인 디바이스.
  6. 제 4 항에 있어서,
    상기 드레인 에피택시 반도체 영역의 복수의 에피택시 스트립에 전기적으로 연결되어 중첩된 드레인 접촉 플러그를 더 포함하는 디바이스.
  7. 제 4 항에 있어서,
    상기 드레인 에피택시 반도체 영역의 복수의 에피택시 스트립을 서로 분리하는 유전체 물질을 더 포함하는 디바이스.
  8. 복수의 쉘로우 트렌치 분리(Shallow Trench Isolation; STI) 영역 사이에 있는 복수의 반도체 스트립으로부터 복수의 에피택시 영역을 성장시키는 에피택시를 수행하는 단계;
    게이트 스택에 근접한 상기 복수의 에피택시 영역의 제 1 부분이 연속하는 드레인 에피택시 영역으로 병합되고, 상기 제 1 부분보다 상기 게이트 스택으로부터 더 멀리 떨어진 상기 복수의 에피택시 영역의 제 2 부분이 서로로부터 분리되로록 상기 에피택시를 지속하는 단계; 및
    상기 복수의 에피택시 영역의 제 2 부분이 서로 분리될 때 상기 복수의 에피택시 영역의 제 2 부분에 전기적으로 접속하기 위한 접촉 플러그를 형성하는 단계
    를 포함하는 방법.
  9. 제 8 항에 있어서,
    복수의 반도체 핀 - 상기 복수의 반도체 핀 각각은 상기 복수의 반도체 스트립 중 하나에 정렬되어 그 위에 있음 - 을 가로질러 그 위에 게이트 스택을 형성하는 단계; 및
    상기 게이트 스택에 의해 덮이지 않는 상기 복수의 반도체 핀의 부분들을 에칭하는 단계로서, 상기 복수의 반도체 스트립은 노출되고, 상기 복수의 에피택시 영역은 상기 복수의 반도체 스트립의 노출된 부분으로부터 성장되는 것인 에칭하는 단계
    를 포함하는 방법.
  10. 제 8 항에 있어서,
    상기 복수의 에피택시 영역의 제 2 부분 위에 실리사이드 영역을 형성하는 단계를 더 포함하고, 상기 연속하는 드레인 에피택시 영역 및 상기 복수의 에피택시 영역의 제 2 부분의 부분들은 상기 실리사이드 영역에 의해 덮이지 않는 것인 방법.
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