KR20080038848A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 액티브 영역 상부에 터널 절연막 및 하드 마스크막이 형성되고, 필드 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계와, 상기 하드 마스크막을 제거하는 단계와, 상기 하드 마스크막이 제거된 영역과 상기 소자 분리막을 포함한 상기 반도체 기판 표면에 도전막을 라이너(linear) 형태로 형성하는 단계와, 상기 도전막 및 소자 분리막의 일부를 식각하여 트렌치를 형성하되, 상기 소자 분리막은 상기 터널 절연막 높이보다 낮게 식각하는 단계와, 상기 트렌치와 도전막을 포함한 상기 반도체 기판 표면에 유전체막을 형성하는 단계로 이루어진다.
플로팅 게이트, 간섭 캐패시턴스, 프로그램 속도

Description

반도체 소자의 제조방법{Method of manufacturing a semiconductor device}
도 1a 내지 도 1f는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 하드 마스크막 106 : 제1 트렌치
108 : 소자 분리막 110 : 도전막
112 : 포토레지스트 패턴 114 : 제2 트렌치
116 : 유전체막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 간섭 캐패시턴스(interference capacitance)를 최소화시키기 위한 반도체 소자의 제조방법에 관 한 것이다.
데이터를 저장하는 반도체 메모리 소자들은 크게 휘발성 메모리 소자들 또는 비휘발성 메모리 소자들로 분류될 수 있다. 휘발성 메모리 소자들은 그들의 전원 공급이 차단되는 경우에 그들의 저장된 데이터들을 잃어버리는 반면, 비휘발성 메모리 소자들은 그들의 전원 공급이 차단될지라도 그들의 저장된 데이터들을 유지한다.
비휘발성 메모리 소자들은 플래시 메모리 소자를 포함한다. 플래시 메모리 소자의 단위 셀은 반도체 기판의 소정 영역 상에 한정된 활성 영역, 활성 영역 상에 형성된 터널 절연막, 터널 절연막 상에 형성된 플로팅 게이트(floating gate), 플로팅 게이트 상에 형성된 게이트 층간 절연막 및 게이트 층간 절연막 상에 형성된 컨트롤 게이트(control gate) 전극을 포함하는 구조가 널리 채택되고 있다. 특히, 플래시 메모리는 엠피쓰리 플레이어(MP3 player), 디지털 카메라, 컴퓨터의 바이오스(bios) 저장용 메모리, 휴대 전화, 휴대용 데이터 저장 장치 등에 널리 사용되고 있다.
플래시 메모리 셀은 외부에서 컨트롤 게이트 전극으로 인가되는 전압이 플로팅 게이트에 커플링 되면서 데이터를 저장할 수 있다. 따라서 짧은 시간 내에 그리고 낮은 프로그램 전압에서 데이터를 저장하려면 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비가 커야 한다. 여기서, 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비를 커플링 비(Coupling Ratio; CR)라고 한다. 또한, 커플링 비는 터널 절연막과 게이트 층간 절연막의 정전 용량의 합에 대한 게이트 층간 절연막의 정전 용량의 비로 표현될 수 있다.
한편, 소자가 고집적화되어 감에 따라 50nm 이하의 소자에서 플로팅 게이트의 프로파일(profile)을 다양하게 하여 간섭 캐패시턴스를 감소시키고, 플로팅 게이트의 면적을 줄여 프로그램 속도(program speed)를 확보하고, 커플링 비(CR)를 증가시키기 위한 연구가 활발히 진행되고 있다.
본 발명은 플로팅 게이트의 표면적을 증가시켜 간섭 캐패시턴스(interference capacitance)를 최소화하기 위한 것입니다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조방법은, 액티브 영역 상부에 터널 절연막 및 하드 마스크막이 형성되고, 필드 영역에는 소자 분리막이 형성된 반도체 기판이 제공된다. 하드 마스크막을 제거한다. 하드 마스크막이 제거된 영역과 소자 분리막을 포함한 반도체 기판 표면에 도전막을 라이너(linear) 형태로 형성한다. 도전막 및 소자 분리막의 일부를 식각하여 트렌치를 형성하되, 소자 분리막은 터널 절연막 높이보다 낮게 식각한다. 트렌치와 도전막을 포함한 반도체 기판 표면에 유전체막을 형성한다.
상기에서, 하드 마스크막은 습식(wet) 식각 공정으로 제거한다. 습식 식각 공정시 등방성(isotropic)으로 식각되는 특성에 의하여 소자 분리막 측면이 일부 손실된다. 도전막은 폴리실리콘막으로 형성한다. 도전막은 HBr 및 He를 혼합한 혼합 가스 또는 HBr 및 He를 혼합한 혼합 가스에 O2, He 또는 Ar 가스를 첨가한 가스를 이용하여 식각한다. 소자 분리막은 HF 또는 BOE가 첨가된 습식 바스(wet bath)에서 식각한다.
현재 낸드 플래시 메모리(flash memory) 제조 방법에서 소자의 고집적화에 따라 단위 액티브 영역과 필드 영역이 형성될 공간은 줄어들고 있다. 따라서, 좁은 액티브 공간 내에 플로팅 게이트를 포함한 유전체막, 컨트롤 게이트를 형성함에 따라 플로팅 게이트와 플로팅 게이트 사이의 거리가 가까워져서 간섭 캐패시턴스(interference capacitance)가 점점 더 문제시되고 있다.
전도체간의 간섭 캐패시턴스 값을 구하는 식은 C=ε×A/d 이다. 여기서, ε는 유전율을 나타내고, A는 면적을 나타내며, d는 거리를 나타낸다. 따라서, 간섭 캐패시턴스 값을 구하는 식을 보면, 거리가 가까울수록, 면적이 증가할수록, 유전율이 증가할수록 간섭 캐패시턴스 값은 증가한다.
또한, 플로팅 게이트 간의 거리가 가까워지면 플로팅 게이트 사이의 간섭 캐패시턴스가 증가하여 소자의 프로그램 속도(program speed)가 감소하게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1f는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 터널 절연막(102) 및 하드 마스크막(104)을 순차적으로 형성한다. 이때, 터널 절연막(102)은 산화막으로 형성하고, 하드 마스크막(104)은 질화막으로 형성한다. 하드 마스크막(104)은 후속 공정인 연마 공정시 하드 마스크막(104) 상부에서 식각이 멈추는 역할을 할 뿐만 아니라, 후속 공정인 하드 마스크막(104) 제거 공정시 하드 마스크막(104)의 일부가 손실되므로 이를 고려한 두께로 형성한다. 사진 및 현상 공정으로 하드 마스크막(104), 터널 절연막(102) 및 반도체 기판(100)의 일부를 식각하여 제1 트렌치(106)를 형성한다.
도 1b를 참조하면, 제1 트렌치(106)가 채워지도록 제1 트렌치(106)를 포함한 반도체 기판(100) 상부에 절연막을 형성한다. 이때, 절연막은 HDP(High Density Plasma) 산화막으로 형성한다. 하드 마스크막(104) 상부가 노출될 때까지 절연막을 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)하여 소자 분리막(108)을 형성한다. 소자 분리막(108)을 형성함으로써 액티브(active) 영역과 필드(field) 영역이 정의된다.
도 1c를 참조하면, 하드 마스크막(104)을 제거하기 위해 습식(wet) 식각 공정을 실시한다. 이때, 습식 식각 공정시 등방성(isotropic)으로 식각되는 특성에 의하여 소자 분리막(108) 측면이 일부 손실된다. 하드 마스크막(104) 제거 공정시 소자 분리막(108) 측면이 일부 손실됨으로써 후속 공정인 폴리실리콘막이 형성되는 공간 마진(margin)이 확보된다.
도 1d를 참조하면, 하드 마스크막(104)이 제거된 영역과 소자 분리막(108)을 포함한 반도체 기판(100) 표면에 플로팅 게이트용 도전막(110)을 라이너(linear) 형태로 형성한다. 즉, 도전막(110)은 하드 마스크막(104)이 제거된 영역이 채워지도록 형성하는 것이 아니라 하드 마스크막(104)이 제거된 영역과 소자 분리막(108)을 포함한 반도체 기판(100) 표면에만 형성되도록 한다. 이때, 도전막(110)은 폴리실리콘막으로 형성한다. 도전막(110)은 측면 스텝 커버리지(step coverage)와 바텀(bottom) 스텝 커버리지 특성이 우수하여 균일(uniformity)한 플로팅 게이트 프로파일을 갖도록 형성된다.
도 1e를 참조하면, 소자 분리막(108) 상부 일부가 노출되도록 반도체 기판(100)의 액티브 영역과 소자 분리막(108)의 일부가 중첩된 영역 상부에 포토레지스트 패턴(112)을 형성한다. 포토레지스트 패턴(112)을 마스크로 도전막(110) 및 소자 분리막(108)의 일부를 식각하여 제2 트렌치(114)를 형성한다. 이때, 도전막(110)은 HBr 및 He를 혼합한 혼합 가스 또는 HBr 및 He를 혼합한 혼합 가스에 O2, He 또는 Ar 가스를 첨가한 가스를 이용하여 식각하고, 소자 분리막(108)은 HF 또는 BOE가 첨가된 습식 바스(wet bath)에서 식각한다. 제2 트렌치(114)는 과도 식각 공정으로 터널 절연막(102)보다 더 낮게 형성한다. 소자 분리막(108)을 터널 절연막(102) 높이 보다 더 낮게 식각하여 간섭 캐패시턴스를 최소화한다.
도 1f를 참조하면, 포토레지스트 패턴(112)을 제거한 후 제2 트렌치(114)와 도전막(110)을 포함한 반도체 기판(100) 표면에 유전체막(116)을 형성한다. 이와 같이, 플로팅 게이트의 표면적을 늘림으로써 커플링 비(CR)가 증가하여 프로그램 속도를 향상시킨다.
도면에는 도시되어 있지 않지만, 제2 트렌치(114)가 채워지도록 유전체막(116)을 포함한 반도체 기판(100) 상부에 컨트롤 게이트용 도전막을 형성한다. 이때, 도전막은 폴리실리콘막으로 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 과도 식각 공정으로 소자 분리막을 터널 절연막 높이 보다 더 낮게 식각함으로써 간섭 캐패시턴스를 최소화할 수 있다.
둘째, 플로팅 게이트의 표면적을 늘려 커플링 비(CR)를 증가시킴으로써 프로그램 속도를 향상시킬 수 있다.

Claims (6)

  1. 액티브 영역 상부에 터널 절연막 및 하드 마스크막이 형성되고, 필드 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계;
    상기 하드 마스크막을 제거하는 단계;
    상기 하드 마스크막이 제거된 영역과 상기 소자 분리막을 포함한 상기 반도체 기판 표면에 도전막을 라이너(linear) 형태로 형성하는 단계;
    상기 도전막 및 소자 분리막의 일부를 식각하여 트렌치를 형성하되, 상기 소자 분리막은 상기 터널 절연막 높이보다 낮게 식각하는 단계; 및
    상기 트렌치와 도전막을 포함한 상기 반도체 기판 표면에 유전체막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 하드 마스크막은 습식(wet) 식각 공정으로 제거하는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 습식 식각 공정시 등방성(isotropic)으로 식각되는 특성에 의하여 상기 소자 분리막 측면이 일부 손실되는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 도전막은 폴리실리콘막으로 형성하는 반도체 소자의 제조방법.
  5. 제1항에 있어서,
    상기 도전막은 HBr 및 He를 혼합한 혼합 가스 또는 HBr 및 He를 혼합한 혼합 가스에 O2, He 또는 Ar 가스를 첨가한 가스를 이용하여 식각하는 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 소자 분리막은 HF 또는 BOE가 첨가된 습식 바스(wet bath)에서 식각하는 반도체 소자의 제조방법.
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