KR960043230A - 자체-조정 접점을 갖춘 반도체장치 및 그 제조방법 - Google Patents

자체-조정 접점을 갖춘 반도체장치 및 그 제조방법 Download PDF

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Abstract

본 발명은 최소 래스터로 접촉되는 다수의 도핑구역(2)을 갖는 반도체 장치의 제조를 가능하게 한다. 이것을 위해, 접촉면(4)이 도핑구역(2) 위에 뿐만 아니라 적어도 부분적으로 도핑영역(2)의 동일한 측면에 인접한 절연구역(3) 위에도 연장된다. 특히, DRAM-메모리셀에서 비트라인 접점 및 내부 접점이 스택트 커패시터 기술로 제조될 수 있다. 모든 접점의 제조가 자체-조정되고 동일한 공정에 이루어질 수 있다.

Description

자체-조정 접점을 갖춘 반도체장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 및 2도는 본 발명에 따른 실시예의 횡단면도, 제3도는 본 발명에 따른 실시예의 평면도.

Claims (16)

  1. 기판(1)의 표면에서 제1측면방향으로 서로 이격된 적어도 2개의 도핑구역(2), 및 제1측면방향으로 상기 도핑구역(2)의 동일한 측면에 배치된 절연구역(3), -제1측면방향으로 도핑구역(2) 중 하나의 위에 뿐만 아니라, 적어도 부분적으로 상기 도핑구역(2)에 속한 절연구역(3) 위에도 연장된 접촉면(4), 및 -각각의 접촉면(4) 위에 배치되어 절연층(7)내에 자체-조정 접점을 수용하기 위한 콘택홀(5)을 포함하는 것을 특징으로 하는 자체-조정 접점을 갖춘 반도체 장치.
  2. 제1항에 있어서, 각각의 콘택홀(5)이 적어도 부분적으로 대응하는 도핑구역(2) 위에 배치되는 것을 특징으로 하는 자체-조정 접점을 갖춘 반도체 장치.
  3. 전술한 항 중 어느 한 항에 있어서, 도핑구역(2) 및 절연구역(3)이 제1측면방향으로 동일한 크기인 것을 특징으로 하는 자체-조정 접점을 갖춘 반도체 장치.
  4. 제3항에 있어서, 도핑구역(2), 절연구역(3) 및 콘택홀(5)의 크기가 반도체 장치를 제조하기 위해 사용되는 기술의 최소 레이아웃 룰(a)에 상응하는 것을 특징으로 하는 자체-조정 접점을 갖춘 반도체 장치.
  5. 전술한 항 중 어느 한 항에 있어서, 접촉면(4)이 적어도 사용되는 기술에서 발생되는 최대 에지 위치 에러의 길이로 그리고 최대로 최대 에지위치의 에러의 3배의 길이로, 도핑구역(2)을 향한 절연구역(3)의 측면에서 시작해서, 각각의 저련구역(3) 위에 연장되는 것을 특징으로 하는 자체-조정 접점을 갖춘 반도체 장치.
  6. 전술한 항 중 어느 한 항에 있어서, 절연구역(3) 중 하나가 기판(1)으로부터 절연된 도전구역(6)을 포함하는 것을 특징으로 하는 자체-조정 접점을 갖춘 반도체 장치.
  7. 제6항에 있어서, 도전구역(6)이 트랜지스터(7)의 게이트이고, 도전구역(6)에 인접한 두 도핑구역(2)이 트랜지스터(7)의 드레인 및 소오스인 것을 특징으로 하는 자체-조정 접점을 갖춘 반도체 장치.
  8. 제7항에 있어서, 반도체 장치가 스택트 커패시터 메모리셀을 갖춘 DRAM이며, 상기 DRAM에서 트랜지스터(T)는 메모리셀 중 하나의 선택 트랜지스터이고, 메모리셀 커패시터가 트랜지스터(T)의 상부에 배치되는 것을 특징으로 하는 자체-조정 접점을 반도체 장치.
  9. 전술한 항 중 어느 한 항에 있어서, 도핑구역(2) 중 하나가 제1측면방향으로 그것에 인접한 도핑구역(2)에 대해 제2측면방향으로 변위되어 배치되는 것을 특징으로 하는 자체-조정 접점을 갖춘 반도체 장치.
  10. 제9항에 있어서, 변위가 최대 에지 위치 에러의 2배인 것을 특징으로하는 자체-조정 접점을 갖춘 반도체 장치.
  11. 전술한 항 중 어느 한 항에 있어서, 접촉면(4)이 금속 규화물을 포함하는 것을 특징으로 하는 자체-조정 접점을 갖춘 반도체 장치.
  12. 전술한 항 중 어느 한 항에 있어서, 접촉면(4)이 폴리실리콘을 포함하는 것을 특징으로 하는 자체-조정 접점을 갖춘 반도체 장치.
  13. 접촉면(4) 중 하나가 2개의 부분(4',4")으로 제조되고, 제1부분(4')은 도핑구역(2) 위체 연장된 접촉면(4)의 부분이며, 제2부분(4")은 절연구역(3) 위에 연장된 접촉면(4)의 부분이고, 제1부분(4')의 제조를 위해 공지된 방식으로 에지 위치 에러를 피하는 비-포토리소그래픽 공정이 선택되며, 제2부분(4")의 제조는, 에지 위치 에러가 발생하지 않는 경우 제2부분(4")이 적어도 최대 에지 위치 에러 길이 정도 제1부분(4')위에 그리고 그에 따라 도핑구역(2) 위에 연장되도록 이루어지는 것을 특징으로 하는 전술한 항 중 어느 한 항에 따른 자체-조정 접점을 갖춘 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 도핑구역(2)의 제조를 위해 기판(1)이 적합한 장소에서 붕소로 도핑되고, 접촉면(4)의 제조를 위해 폴리실리콘층이 제공되며, 폴리실리콘층은 각각의 접촉면(4)이 절연구역(3) 위에 연장되어야 하는 곳에서 뿐만 아니라 도핑구역(2)을 향한 그것의 측면에서 시작해서, 각각의 도핑구역(2) 위에 최대 에지 위치 에러 길이로 붕소로 도핑되고, 도핑되지 않은 폴리실리콘은 붕소로 도핑된 폴리실리콘에 대해 선택적으로 에칭에 의해 제거되며, 붕소 도핑된 폴리실리콘은 절연층(7)에서 콘택홀(5)의 제조를 위한 에칭 스톱으로서 사용되는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제13항에 있어서, 접촉면(4)의 제조를 위해 금속층이 제공되고, 각각의 접촉면(4)이 절연구역(3) 위에 연장되어야 하는 곳에서 뿐만 아니라 도핑구역(2)을 향한 그것의 측면에서 시작해서, 각각의 도핑구역(2) 위에 최대 에지 위치 에러 길이로, 폴리실리콘층이 구조화되는 방식으로 폴리실리콘이 제공되며, 금속 규화물을 만들기 위해 템퍼링이 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제13항 내지 15항 중 어느 한 항에 있어서, 에지 위치 에러가 발생하지 않는 경우, 접촉면(4)이 최대 에지 위치 에러의 2배 길이로, 도핑구역(2)을 향한 절연구역(3)의 측면에서 시작해서, 절연구역(4) 위에 형성되고, 에지 위치 에러가 발생하지 않는 경우, 콘택홀(5)이 최대 에지 위치 에러의 길이로, 도핑구역(2)을 향한 절연구역(3)의 측면에서 시작해서, 절연구역(3) 위에 형성되는 방식으로 필요한 공정단계가 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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