JP3863219B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3863219B2 JP3863219B2 JP14973696A JP14973696A JP3863219B2 JP 3863219 B2 JP3863219 B2 JP 3863219B2 JP 14973696 A JP14973696 A JP 14973696A JP 14973696 A JP14973696 A JP 14973696A JP 3863219 B2 JP3863219 B2 JP 3863219B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- doped
- contact surface
- doped region
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Drying Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の属する技術分野】
本発明は自己整合された接点を有する半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
自己整合された接点を有する半導体装置は米国特許第4729969号明細書から公知である。そこに記載されている半導体装置は接触化すべきドープ領域の上方ばかりでなく、これに隣接する絶縁領域の上方にも延びている電極又は接触面に特徴を有する。接触孔はドープ領域に対してずらされて絶縁領域の上方に配設されている。それにより、第1の横方向内で隣接している接触化すべき2つのドープ領域のうち、一方は上記の形式の接触面を有し、また他方はドープ領域の上方のみに配設されている通常の形式の接触面を有しており、これらのドープ領域は相応する接点間の最小間隔を下回ることなくできるだけ互いに近くに位置づけすることができる。即ちこれらの両方の接点の一方は相応するドープ領域に対してもう1つの接点とは逆の方向にずらされて相応する絶縁領域の上方に配設されている。
【0003】
上述の方法では、第1の横方向に3個以上の互いに隣接する接触化すべきドープ領域がある場合望ましい結果を得られない、即ち比較的多数の隣接するドープ領域が互いにできるだけ狭い間隔をとらないという欠点を有する。即ちこれらの2個の接点間の最小間隔を下回ってはならない場合には、上記の方法では2つの相応するドープ領域間の間隔のみを減らすことができるだけである。それに対して、第1の横方向のドープ領域の寸法を大きくせず、全ての接点間に同じ最小間隔が保たれることを前提とした場合、上記のドープ領域に隣接する他のドープ領域に対する間隔はむしろ大きくしなければならなくなる。従って提案された接触面の形状では、ドープ領域及び絶縁領域をドープ領域間の許容し得る最小の間隔で規則的なパターンで配設することはできない。
【0004】
米国特許第4729969号明細書に提案されているように2つの隣接するドープ領域の両接点がドープ領域に対してそれぞれ反対方向にずらされる場合には、この問題は更に悪化する。それにより、接点間の最小等間隔が同じである場合、2つの当該ドープ領域を互いに一層近づかせることはできるが、しかしこれはこれらのドープ領域に隣接する他のドープ領域に対する間隔を犠牲にして行うことができるに過ぎない。
【0005】
【発明が解決しようとする課題】
本発明の課題は、多数の接触化すべきドープ領域が第1の横方向にできるだけ僅かな間隔で互いに規則的に配設される半導体装置及びその製造方法を提供することにある。
【0006】
【課題を解決するための課題】
この課題は本発明の請求項1に記載の半導体装置により、また請求項13に記載のその製造方法により解決される。
【0007】
本発明は上記の従来技術の欠点を回避するものである。接触孔がそれぞれドープ領域の同じ側にずらされていることにより、多数の隣接するドープ領域に接点を設けることが可能となり、その際隣接する全てのドープ領域間の間隔も隣接する全ての接点間の間隔も最小にすることが可能となる。本発明により極めて規則的なパターンを有する半導体装置が実現可能となる。特にドープ領域間及び接触孔間の間隔をそれぞれ同じ大きさにすることができる。ドープ領域と接触孔が同じ寸法を有している場合、ドープ領域間の間隔も接触孔間の間隔と一致させることができる。
【0008】
有利なことに本発明により、基板の表面のドープ領域間に絶縁領域により囲まれている導電領域を有する半導体装置を形成することもできる。このような導電領域は例えばトランジスタのゲートである。更に導電領域又はこれを囲む絶縁領域の両側で隣接するドープ領域はトランジスタのドレイン及びソース領域を形成する。
【0009】
本発明は、通常その構造において極めて規則性を有し、多数の密接して隣合っているドープ領域を接触化することのできる半導体装置を実現するために特に有利である。このような装置としては例えばメモリ装置、特にダイナミックメモリ(DRAM)が擧げられる。1トランジスタ−DRAM−メモリセルは周知のように選択トランジスタとメモリセルコンデンサを有する。DRAMメモリセルを積層キャパシタ技術で構成する場合、メモリセルコンデンサはトランジスタの上方に配設される。本発明により有利な方法でトランジスタのビット線とチャネル端子(ドレイン又はソース)の1つとの間にビット線接点を形成することも、トランジスタの他方のチャネル端子とトランジスタの上方に配設されているメモリセルコンデンサとの間にいわゆる“内部接点”を自己整合された接点による同じプロセスにより形成することもできる。自己整合された接点の場合接触面はリソグラフィ(即ちフォト技術)によってではなく既在のパターンにより形成される。
【0010】
本発明は特にいわゆる“ミニマムラスタ(最小格子)”内に半導体装置を形成することを可能にする。このミニマムラスタはいわゆる“最小設計基準値”の二倍の長さを有する。最小設計基準値とは形成すべきパターンの最小寸法並びに2つのパターン間の最小間隔に相当し、これらはそれぞれ使用される技術で実現可能である。ミニマムラスタ内に形成される半導体装置ではドープ領域、絶縁領域及び接触孔並びに相応する各間隔の寸法はほぼ最小設計基準値に相当する。それとの偏差は製造許容誤差又は専門家に公知の技術による影響が原因である。
【0011】
使用される技術により2つのパターン間に許容しうるいわゆる“最大エッジ位置誤差”の2倍の長さに接触面が各絶縁領域の各ドープ領域に向いている側から始って絶縁領域の上方に延びていることは、半導体装置をミニマムラスタ内に形成するのに極めて有利である。このエッジ位置誤差は形成すべき2つのパターンのエッジの相互のずれであり、寸法誤差と調整誤差から形成される。大まかな基準によれば最大エッジ位置誤差は上に定義した最小設計基準値の1/3である。
【0012】
接触面が上記の形状を有する場合、接触孔(それらは上記のように第1の横方向に最小設計基準値aの寸法を有する)を形成する際形成すべきパターン間に不所望の短絡を生じることなく最大エッジ位置誤差の程度にまで簡単に誤差調整が可能であるので、半導体装置をミニマムラスタ内に形成することができる。短絡は、接触孔のエッチングが、エッチングストッパの役目をする相応する接触面上にのみ行われることが保証されるようにして回避される。接触面は本発明の一実施態様では第1の横方向の寸法が最大エッジ位置誤差の2倍を加算した接触孔の寸法(=最小設計基準値)に相当する。従って接触面の上方にある接触孔の中心配置はそれぞれ最大エッジ位置誤差の長さの接触面の縁に対する間隔が第1の横方向内に左にも右にも生じる。
【0013】
接触面は2つの部分に形成可能であり、その際第1の部分はドープ領域の上方に延びている接触面の部分であり、第2の部分は絶縁領域の上方に延びている接触面の部分である。第2の部分がエッジ位置誤差が生じない限り第1の部分の上方及びドープ領域の上方に少なくとも最大エッジ位置誤差の長さだけ延びるようにして形成される場合、エッジ位置誤差が生じる場合にもつながっている接触面が生じることを保証する。
【0014】
例えば前述の米国特許第4729969号明細書から、第1の部分がエッジ位置誤差をこの部分に対して生じることなくドープ領域の上方のみに形成することを達成できる方法(これについては後述する)が公知である。即ちエッジ位置誤差を第2の部分を形成する場合だけに生じるようにすることができる。しかし第2の部分は本発明によれば最大エッジ位置誤差の長さだけ第1の部分に重なり、その分だけ隣接する接触面から離れることになるので、接触面をミニマムラスタ内に形成する際にもそれらの間に短絡が生じないことが保証される。
【0015】
多数の自己整合された接点をミニマムラスタ内にこのように形成することは上記の従来技術でもまたそれ以外の従来技術においてもこれまで可能となっていない。即ち接触面が通常のようにドープ領域の中央に配設されている場合、これらの接触面はエッジ位置誤差が生じない限りエッジ位置誤差の長さだけ有効に各々の接触孔の両側にある絶縁領域上に延び、その結果接触面は最小設計基準値の5/3の大きさを有し、接触孔は問題なくその上に配設可能となる。このパターンをミニマムラスタ内に形成するならば本発明におけるようにエッジ位置誤差が生じない限り最大エッジ位置誤差の大きさの間隔が接触面間に生じる。半導体装置を形成する際隣接する2つの接触面がそれぞれそれらの1つ1つに対してエッジ位置誤差が他の接触面の方向に生じるようにして脱調整され、従ってこのエッジ位置誤差が加算され、両接触面が重複することになる。
【0016】
これに対して従来技術で一般的であるように2つの隣接する接触面が同じフォトリソグラフィ処理により形成された場合にはそれらの相互間隔を最小設計基準値に等しくしなければならない。従ってそれらの接触面もまたミニマムラスタ内に形成することはできない。
【0017】
米国特許第4729969号の対象でもミニマムラスタ内に形成することが不可能であることは、既にそこでなされた仮定から、接点間の間隔がドープ領域間の間隔とは異なり、接点並びにドープ領域の規則的な配列が上記のように不可能であることから明かである。
【0018】
これに対して本発明の対象では2つの接触面間に短絡を生じることはない。それというのも接触面の第2の部分のみが各ドープ領域と同じ側にある絶縁領域の上にフォトリソグラフィにより形成され、従って第2の部分のみがエッジ位置誤差に見舞われることになり、エッジ位置誤差が起こらない限り第2の部分は隣接する接触面に対して最大エッジ位置誤差の間隔をもつことになるからである。2つの隣接する接触面の第2の部分もミニマムラスタ内に最小の設計基準値の相互間隔を有することになる。
【0019】
【実施例】
本発明を実施例及び図面に基づき以下に詳述する。
【0020】
図1はその表面の第1の横方向に隣接する2つのドープ領域2がある基板1を示すものである。各ドープ領域2の左側には基板1内にそれぞれトレンチ絶縁として形成されている絶縁領域3がある。従ってこれらの両絶縁領域3の1つは2つのドープ領域2の間にある。基板1上のドープ領域2の上方にはそれに接続される電極又は接触面4がある。接触面4は各ドープ領域2の上方ばかりでなく、部分的にそれぞれその左側にある絶縁領域3の上方にも延びている。専らドープ領域2の上方にある各接触面4の部分は以後第1の部分4′と、また絶縁領域3の上方にある各接触面4の部分は第2の部分4″と記載する。両方の部分4′、4″を互いに分離して形成する場合には、第2の部分4″は絶縁領域3の上方の外側の各ドープ領域2の上方にも部分的に延びる必要があり、従って第2の部分4″は第1の部分4′と重なっている。更に後に記載するようにこのことは半導体装置をミニマムラスタ内に形成する際に必要である。
【0021】
上記のパターンを覆う絶縁層7には各接触面4の上方に接触孔充填物の形で形成することのできるここには図示されていない接点を容れるためにそれぞれ接触孔5が設けられる。接触孔5は接触面4の上方の中央に配設されており、即ちドープ領域2に対してずらされている。接触孔5の形成時にはエッジ位置誤差は生じていないものと仮定する。
【0022】
図1〜図3にはその製造時にエッジ位置誤差が起っていない半導体装置が示されている。これは実際にはめったに達成されない理想的な事例に該当する。実際には処理上の不精確性から接触孔5と接触面4との間並びに接触面4とドープ領域2又は絶縁領域3との間にエッジ位置誤差が生じることが多い。接触面4を形成するためには、接触面4が第1の横方向内のドープ領域2の全長の上方に延び(第1の部分4′)、また同じ側にのみ相応する絶縁領域3の上方に延びる(第2の部分4″)ことを保証する方法が使用されなければならない。
【0023】
以下に図1の半導体装置の製造方法を記載する。まず基板1内にドープ領域2及び絶縁領域3を形成する。引続き接触面4を形成する。更に絶縁層7を施し、この絶縁層7から接触孔5のエッチングを行う。その後の工程で更に接触孔5に接点を形成するために材料特に金属(例えばアルミニウムが考えられる)を充填する。
【0024】
このようなパターンの形成方法並びに材料は専門家に公知であり、従ってここでは詳述しない。本発明の説明に重要なパターン及びその製造方法についてのみ詳述する。
【0025】
接触面4は例えばポリシリコンから形成可能である。これに相当する製造方法は欧州特許出願公開第0567815号明細書に記載されている。それによればポリシリコン層を施し、この層を形成すべき接触面4の範囲で例えばホウ素ドープし、ドープされていないポリシリコンを適当なエッチング(例えば水酸化カリウムでの湿式エッチング)によりホウ素ドープされたポリシリコンに対して選択的に除去する。ドープ領域2の上方のポリシリコン(第1の接触面4′)のドーピングはこれがホウ素をドープされている場合には自動的にドープ領域2からのホウ素の拡散により行われる。従って第1の部分4′はエッジ位置誤差を生じることなく形成可能である。それというのもドーピングは第2の部分4″の範囲だけに行われなければならないからである。
【0026】
接触面4を形成するもう1つの方法は金属ケイ化物の形成である。金属ケイ化物を形成するには公知のようにまず金属層を施し、次いで構造化されたポリシリコン層を施す。引続き熱処理を行い、それにより金属、例えばチタン及びポリシリコンを金属ケイ化物に結合する。またまずポリシリコン層を施し、次いで構造化された金属層を施すこともできる。これらの両方法の実施例は米国特許第4729969号明細書に記載されている。両方法の場合ポリシリコンは形成すべき接触面4が絶縁領域3の上方に延び、更に一部は相応して隣接するドープ領域2の上方まで(第2の部分4″)延びているところだけを構造化して施す必要がある。即ちシリコン基板の場合ケイ化物は、金属層の被着後熱処理を行う際ドープ領域2の上方(第1の部分4′)に自己整合されたケイ化物(“サリシド(Salizid)”)の形成により自動的に生じる。このようにして形成されるケイ化物(第1の部分4′)と構造化されたポリシリコンの被着により形成される部分(第2の部分4″)は重複する。こうすることによってのみつながっている接触面4が形成される。
【0027】
同様のことは先に記載したドープされたポリシリコンからなる接触面4にも当てはまる。その場合ポリシリコン層のドープされた部分(第2の部分4″)とドープ領域2の重複が保証されなければならない。即ち共通の接触面4を形成するために誤差調整により両方の部分4′、4″の重複がなくなることにならないように、重複の幅は少なくとも最大エッジ位置誤差に相当しなければならない。
【0028】
接触孔5を異方性にエッチングする場合エッチングストッパの作用をする接触面4の上方だけをエッチングし、その隣接する部分はエッチングしないことが重要である。さもなければ絶縁領域3又は基板1はエッチングにより損傷され、形成すべきパターン間に短絡を生じかねない。この理由から接触面4は接触孔5よりも大きな寸法を有していなければならず、従って接触面4及び接触孔5相互の誤差調整は重要ではない。各接触面4の相応した絶縁領域3の上方にある部分(第2の部分4″)に必要な長さはとりわけ接触孔5の所望の寸法に依存する。この長さは接触孔5を形成する際に生じるエッジ位置誤差が接触面4に対して障害とならないように設定されなければならない。
【0029】
図1及び更にこれから説明する図2に示されているパターンは第1の横方向において同じ寸法を有していてもよい。これは例えばパターンがミニマムラスタ内に形成される場合である。第1の横方向においてドープ領域2、絶縁領域3(又は図2の導電領域6)、接触孔5及び接触孔5の間にある絶縁層7内のウェブの寸法は半導体装置の形成に使用される技術のほぼ最小の設計基準aに相当する。この場合接触面4が最大エッジ位置誤差の2倍の長さで絶縁領域3の上方に延びていると有利である。その際接触面4は最小設計基準値aの5/3の幅、即ちドープ領域2の上方に3/3a及び隣接する絶縁領域3の上方に2/3aを有する。
【0030】
その結果接触孔5の形成の際に接触面4に対して許容エッジ位置誤差が第1の横方向にそれぞれ左右に最大エッジ位置誤差の大きさに形成される。接触面4間の間隔が全て少なくとも最大エッジ位置誤差に等しいことから、その調整も同様に問題がない。このことから上記のような多数の接触化すべきドープ領域2が任意に並んで配設されていても半導体装置をミニマムラスタ内に問題なく形成することができることになる。
【0031】
図2には図1と類似する半導体装置が示されている。しかしこの場合第1の横方向に互いに間隔をおいて隣接している多数のドープ領域2が相応する絶縁領域3、接触面4並びに接触孔5と共に図示されている。図1とは異なり絶縁領域3は基板1の上方にある。図示されている2つの絶縁領域3だけがトレンチ絶縁の形で基板1内にも延びている。基板1の上方では絶縁領域3がそれぞれ基板1に対して絶縁されている導電領域6を囲んでいる。中央の2個の導電領域6は例えば2個のトランジスタTのゲートであってもよく、その際中央にあるドープ領域2はそれらのトランジスタTの共通のチャネル端子(ドレイン又はソース)を表す。基板1に対する導電領域6の絶縁はこの場合ゲート酸化物に相当する。相応する接触孔5を介して2つのトランジスタTの共通のチャネル端子も両方の外側のドープ領域2により形成されるトランジスタTの別のチャネル端子も接触化可能である。この両トランジスタTに隣接する基板1内に延びているこれらの絶縁領域3はフィールド酸化物領域を表す。
【0032】
トランジスタTのこのような配置は例えばそのメモリセルが積層キャパシタ技術で形成されるDRAMに見られ、その際それぞれ2つのメモリセルのトランジスタは共通のビット線接点を使用できる。図2をこのような装置と解釈するならば中央のドープ領域2は相応する接触孔5を充填することにより形成されるビット線接点を介してビット線と接続可能である。外側の両方のドープ領域2は各々の接触孔5を介して及びいわゆる“内部接点”を介してそれぞれ積層キャパシタと接続することができる。
【0033】
本発明は上述のように全ての装置をミニマムラスタ内に形成することを可能にする。即ち導電領域6、ドープ領域2及び接触孔5並びに接触孔間にある絶縁領域7の寸法は(製造許容誤差を考慮して)第1の横方向において使用された技術にのみ関係するほぼ最小設計基準値aに相当する。
【0034】
これは、接触面4が最小設計基準値aの5/3の寸法を有することにより達成される。これにより接触面4に対する接触孔5の調整は、絶縁領域3又は基板1に起こり得る短絡により損傷されることなく、最小設計基準値aの1/3の最大エッジ位置誤差の不精確性で行うことができる。即ち接触孔5はエッジ位置誤差を生じない場合最小設計基準値aの1/3だけ第1の横方向においてドープ領域2に対してずらされて配設される。
【0035】
図3には積層キャパシタ技術によるDRAMのメモリセルを上述のようにして形成したものが示されている。図面は全く概略的なものであり、共通のビット線接点を有する2つのメモリセルのトランジスタTのみに関して図2の説明に相応して詳細に記載されている。これらのトランジスタTを形成するドープ領域2は第2の横方向において互いにずらされて配設されており、その際この実施例では第2の横方向は第1の横方向に対して垂直に延びている。明確化のために図3内に示されているパターンの寸法は最小の設計基準値aに関して記載されている。これは既に記載したように半導体装置の製造に使用される技術のミニマムラスタの半分に相当する。
【0036】
図3には規則的に配置されているメモリセルが概略的に示されている。図3に強調して示されている選択トランジスタTに隣接する共通のビット線接点を有する2個の選択トランジスタTは例えば下記のように配設されている。トランジスタTはミニマムラスタだけ、即ちほぼ2aだけ下方に、次いでその分だけ左に位置をずらされている。このようにして互いに位置をずらされたメモリセルを有するメモリマトリックスが得られる。
【0037】
ここには4つの並列に配設された長く延びている絶縁領域3が平面図で暗示されている。これらの絶縁領域3により囲まれた導電領域6の1つは図3の右側の絶縁領域3の上方部分に破線で示されている。導電領域6はこの実施例ではDRAMのワード線を構成し、それらは同時にメモリセルトランジスタTのゲートとなる。
【0038】
メモリセルトランジスタTはいわゆる“1/4ピッチレイアウト(QuarterPitch Layout)”に配置されている。即ちそれらが形成するドープ領域2は第2の横方向に互いにずらされている。図3のこの実施例の場合このずれは約2/3aになり、トランジスタTに最適化された配列が生じるように有利に選択されている。これは以下に記載する許容誤差間隔を製造すべきパターン間に形成することを可能にする。特にこの1/4ピッチレイアウトによりワード線の延びる方向の接触孔5の調整は問題なく行われる。更に接触孔5の垂直方向の問題のない調整は本発明によるドープ領域2に対して非対称又は中心から外れた接触面4の形状により達成される。
【0039】
それぞれ2個のワード線の間には長方形のドープ領域2がある。それに対して接触面4は正方形をしており、このドープ領域2のみならず一部をそれぞれ右側で隣接する絶縁領域3の上方にも延びている。
【0040】
絶縁領域3又は導電領域6の幅及びそれらの相互間隔は最小設計基準値aに等しい。ドープ領域2の寸法はワード線の延びる方向に最小設計基準値aの5/3に等しく、それに対して垂直方向には最小設計基準値aに等しい。接触面4は最小設計基準値aの5/3のエッジ長さを有する正方形をしている。従って接触面は最小設計基準値aの3/3だけ相応するドープ領域2の上方にあり、2/3だけそれぞれ絶縁領域3の上方にある。それらの相互間隔はワード線(又は絶縁領域3及び導電領域6)の延びる方向に最小設計基準値aの1/3の最大エッジ位置誤差となる。
【0041】
接触孔5は同様に正方形をしており、そのエッジ長さは最小設計基準値aに等しい。接触面上の接触孔5を全ての方向に対して正確に調整した場合最大エッジ位置誤差の大きさの安全間隔が生じ、接触面4は相互に少なくとも同じ大きさの間隔を有することになるので、ミニマムラスタ内に誤差のない半導体装置の製造が最大エッジ位置誤差が生じる際にも保証される。
【0042】
接触面4がまず金属層を施すようにして金属ケイ化物から形成される場合、ポリシリコンを絶縁領域3上及びドープ領域2のエッジ(接触面4の第2の部分4″)のみに施すだけで十分である。それというのも熱処理の際ドープ領域(第1の部分4′)の上方に自動的に自己整合されたケイ化によりケイ化物が形成されるからである。“サリシド(Salizid)”と絶縁領域3の上方に形成されるケイ化物が重複することだけは保証されなければならない。従ってそれにはポリシリコンをそれぞれ絶縁領域3から測定して少なくとも最大エッジ位置誤差だけドープ領域2の上方にも施されなければならない。同じことはホウ素ドープされたポリシリコンからなる接触面4の形成にも該当する。
【0043】
図4にはミニマムラスタ内に形成され、その際エッジ位置誤差が生じていない場合の図2及び図3の実施例の細部断面図が示されており、ドープ領域2及び相応する絶縁領域3の1つが図示されている。両者は(図4には示されていない接触孔5と同様に)ミニマムラスタ内の第1の横方向に最小の設計基準値aの寸法を有する。接触面4は第1の部分4′と第2の部分4″を有しており、その際第1の部分4′は専らドープ領域2の上方にほぼ最小の設計基準値aの長さに延びている。第2の部分4″も同様に絶縁領域3の上方に2/3aの長さ及びドープ領域2の上方に1/3aの長さの寸法を有しているため、第1の部分4′と第2の部分4″の間で1/3aだけ重複することになる。
【0044】
製造許容誤差により上記の寸法及び間隔との偏差が予期されることは注意しなければならない。特に若干の絶縁領域3は一部ドープ領域2の上方にも延びる可能性がある。これはドープ領域2内のドーピング原子の側方の拡散により生じ、又は導電領域6が設けられている場合にはそれらの側方の絶縁領域3の一部である絶縁(“スペーサ”)により可能となる。
【0045】
本発明がそれぞれ分離されたビット線接点を有するメモリセルの製造にも適していることは当然である。
【0046】
技術的エッジ条件によっては図3とは異なりパターンをミニマムラスタ内に設計しないことも必要である。例えばDRAMの場合若干長いトランジスタは阻止能力及びデータ保持時間を高めることは一般的である。しかし本発明による装置はミニマムラスタ内の設計をも可能にするので、上記の技術的エッジ条件の他に設計上更に厳しい制限を加えられることはない。従って技術的手段は全ての点で変換可能である。例えばトランジスタの阻止能力は最小の設計基準値aの寸法のトランジスタの長さの場合にも保証され、従ってメモリセルは生じる面部分だけ縮小可能である。これに対しミニマムラスタ内に設計されない半導体装置では本発明による製造の場合例えばパターン間に比較的大きな安全間隔を設けることができ、従ってプロセスの安全性は高められる。
【図面の簡単な説明】
【図1】本発明による半導体装置の一実施例の断面図。
【図2】本発明による半導体装置の別の実施例の断面図。
【図3】本発明によるDRAMのメモリセルトランジスタの平面図。
【図4】図2及び図3の半導体装置をミニマムラスタ内に形成した場合の部分断面図。
【符号の説明】
1 基板
2 ドープ領域
3 絶縁領域
4 接触面
4′ 接触面の第1の部分
4″ 接触面の第2の部分
5 接触孔
6 導電領域
7 絶縁層
a 最小設計基準値
Claims (4)
- 基板(1)がその表面に、第1の横方向に互いに間隔をおいて少なくとも2つのドープ領域(2)を備え、該領域(2)がこの第1の横方向においてドープ領域のある側にそれぞれ絶縁領域(3)を有し、第1の横方向に、各ドープ領域(2)の上方に延びかつこのドープ領域(2)に付随して少なくとも部分的に絶縁領域(3)の上方に延びる接触面(4)を備え、各接触面(4)の上方に、自己整合された接点の1つを容れるために絶縁層(7)内に接触孔(5)を有する半導体装置の製造方法において、
2つの部分(4′、4″)からなる各接触面(4)を形成し、その際
各第1の部分(4′)は、ドープ領域(2)の上方に延びる接触面(4)の部分であって、ドープ領域(2)からの不純物の拡散によりドーピングしたものであり、
各第2の部分(4″)は、ドープ領域(2)の両側の絶縁領域の一方のみの上において互いに同一の方向に向かって延びる接触面(4)の部分であって、フォトリソグラフィ工程を用いたドーピングで形成したものであり、更に
前記第2の部分(4″)は、該部分(4″)が第1の部分(4′)と重複し、これに伴いドープ領域(2)上に延びるように形成することを特徴とする方法。 - ドープ領域(2)を形成すべく基板(1)の相当する箇所にホウ素をドープし、接触面(4)を形成すべくポリシリコン層を施し、
該ポリシリコン層を、各接触面(4)が対応する絶縁領域(3)上に延びる箇所でも、各ドープされた領域(2)上の箇所でもホウ素でドープし、ドープされていないポリシリコンを、ホウ素をドープされたポリシリコンに対して選択的にエッチングにより除去し、その際ホウ素でドープされたポリシリコンを絶縁層(7)内に接触孔(5)を形成する際のエッチングストッパとして用いることを特徴とする請求項1記載の方法。 - 接触面(4)を形成すべく金属層を施し、各接触面(4)が絶縁領域(3)の上方に延びるところにも、また各ドープ領域(2)の上方にもポリシリコン層を形成しかつ構造化し、次いで金属ケイ化物を形成すべく熱処理することを特徴とする請求項1記載の方法。
- エッジ位置誤差が生じない場合、一方で各ドープ領域(2)に対向する各絶縁領域(3)の縁部を始点として最大エッジ位置許容誤差の2倍の長さにわたり接触面(4)を各絶縁領域(3)の上方に形成し、他方で各ドープ領域(2)に対向する各絶縁領域(3)の縁部を始点として最大エッジ位置許容誤差の長さにわたり接触孔(5)を各絶縁領域(3)の上方に形成することを特徴とする請求項1ないし3の1つに記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP95107911A EP0749156B1 (de) | 1995-05-23 | 1995-05-23 | Halbleiteranordnung mit selbstjustierten Kontakten und Verfahren zu ihrer Herstellung |
AT95107911.0 | 1995-05-23 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08330548A JPH08330548A (ja) | 1996-12-13 |
JP3863219B2 true JP3863219B2 (ja) | 2006-12-27 |
Family
ID=8219283
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14973696A Expired - Lifetime JP3863219B2 (ja) | 1995-05-23 | 1996-05-22 | 半導体装置の製造方法 |
Country Status (8)
Country | Link |
---|---|
US (1) | US5864155A (ja) |
EP (1) | EP0749156B1 (ja) |
JP (1) | JP3863219B2 (ja) |
KR (1) | KR100520693B1 (ja) |
AT (1) | ATE183335T1 (ja) |
DE (1) | DE59506590D1 (ja) |
HK (1) | HK1005005A1 (ja) |
TW (1) | TW294828B (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5811350A (en) * | 1996-08-22 | 1998-09-22 | Micron Technology, Inc. | Method of forming contact openings and an electronic component formed from the same and other methods |
JP3405508B2 (ja) * | 1997-05-30 | 2003-05-12 | 富士通株式会社 | 半導体集積回路 |
US6261948B1 (en) | 1998-07-31 | 2001-07-17 | Micron Technology, Inc. | Method of forming contact openings |
US6380023B2 (en) * | 1998-09-02 | 2002-04-30 | Micron Technology, Inc. | Methods of forming contacts, methods of contacting lines, methods of operating integrated circuitry, and integrated circuits |
JP3394914B2 (ja) * | 1998-09-09 | 2003-04-07 | 株式会社東芝 | 半導体装置およびその製造方法 |
KR100560632B1 (ko) * | 1998-10-01 | 2006-05-25 | 삼성전자주식회사 | 금속 샐러사이드를 이용한 반도체 장치의 제조방법 |
US6261924B1 (en) | 2000-01-21 | 2001-07-17 | Infineon Technologies Ag | Maskless process for self-aligned contacts |
US7326611B2 (en) * | 2005-02-03 | 2008-02-05 | Micron Technology, Inc. | DRAM arrays, vertical transistor structures and methods of forming transistor structures and DRAM arrays |
US9104211B2 (en) | 2010-11-19 | 2015-08-11 | Google Inc. | Temperature controller with model-based time to target calculation and display |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR890004962B1 (ko) * | 1985-02-08 | 1989-12-02 | 가부시끼가이샤 도오시바 | 반도체장치 및 그 제조방법 |
JPH0799738B2 (ja) | 1985-09-05 | 1995-10-25 | 三菱電機株式会社 | 半導体装置の製造方法 |
US5235199A (en) * | 1988-03-25 | 1993-08-10 | Kabushiki Kaisha Toshiba | Semiconductor memory with pad electrode and bit line under stacked capacitor |
US4877755A (en) * | 1988-05-31 | 1989-10-31 | Texas Instruments Incorporated | Method of forming silicides having different thicknesses |
NL8903158A (nl) * | 1989-12-27 | 1991-07-16 | Philips Nv | Werkwijze voor het contacteren van silicidesporen. |
JP2524862B2 (ja) * | 1990-05-01 | 1996-08-14 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
KR920008294B1 (ko) * | 1990-05-08 | 1992-09-26 | 금성일렉트론 주식회사 | 반도체 장치의 제조방법 |
DE59308761D1 (de) | 1992-04-29 | 1998-08-20 | Siemens Ag | Verfahren zur Herstellung eines Kontaktlochs zu einem dotierten Bereich |
US5530276A (en) * | 1993-01-21 | 1996-06-25 | Nippon Steel Corporation | Nonvolatile semiconductor memory device |
KR0137229B1 (ko) * | 1993-02-01 | 1998-04-29 | 모리시다 요이찌 | 반도체 기억장치 및 그 제조방법 |
JP2570100B2 (ja) * | 1993-05-16 | 1997-01-08 | 日本電気株式会社 | 半導体記憶装置 |
-
1995
- 1995-05-23 DE DE59506590T patent/DE59506590D1/de not_active Expired - Lifetime
- 1995-05-23 EP EP95107911A patent/EP0749156B1/de not_active Expired - Lifetime
- 1995-05-23 AT AT95107911T patent/ATE183335T1/de not_active IP Right Cessation
-
1996
- 1996-05-21 TW TW085105973A patent/TW294828B/zh not_active IP Right Cessation
- 1996-05-22 JP JP14973696A patent/JP3863219B2/ja not_active Expired - Lifetime
- 1996-05-23 KR KR1019960017628A patent/KR100520693B1/ko not_active IP Right Cessation
- 1996-05-23 US US08/651,305 patent/US5864155A/en not_active Expired - Lifetime
-
1998
- 1998-05-14 HK HK98104170A patent/HK1005005A1/xx not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
DE59506590D1 (de) | 1999-09-16 |
ATE183335T1 (de) | 1999-08-15 |
JPH08330548A (ja) | 1996-12-13 |
KR960043230A (ko) | 1996-12-23 |
TW294828B (ja) | 1997-01-01 |
EP0749156A1 (de) | 1996-12-18 |
HK1005005A1 (en) | 1998-12-18 |
KR100520693B1 (ko) | 2006-06-08 |
EP0749156B1 (de) | 1999-08-11 |
US5864155A (en) | 1999-01-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10600791B2 (en) | Semiconductor memory device | |
KR960005562B1 (ko) | 반도체집적회로장치 및 그 제조방법 | |
KR100221115B1 (ko) | 반도체 장치의 제조 방법 | |
US7323746B2 (en) | Recess gate-type semiconductor device and method of manufacturing the same | |
KR100509210B1 (ko) | Dram셀장치및그의제조방법 | |
US20050272251A1 (en) | Methods of fabricating integrated circuit devices including self-aligned contacts with increased alignment margin | |
KR20040008619A (ko) | 반도체소자 제조방법 | |
US11502087B2 (en) | Semiconductor structure and method for fabricating the same | |
US20200083224A1 (en) | Semiconductor device and method of forming the same | |
US5597763A (en) | Method for manufacturing a semiconductor wiring structure including a self-aligned contact hole | |
KR20200136688A (ko) | 반도체 소자 및 이의 제조 방법 | |
US20040007727A1 (en) | Semiconductor memory device and fabrication method thereof using damascene bitline process | |
JP3863219B2 (ja) | 半導体装置の製造方法 | |
US5959319A (en) | Semiconductor memory device having word line conductors provided at lower level than memory cell capacitor and method of manufacturing same | |
US5247197A (en) | Dynamic random access memory device having improved contact hole structures | |
JP2001185704A (ja) | Dramセルアレイおよびその製造方法 | |
US5686746A (en) | Semiconductor memory device and a method of making the same | |
US5378907A (en) | Compact semiconductor storage arrangement and method for its production | |
US20080203456A1 (en) | Dynamic random access memory devices and methods of forming the same | |
JPH0279462A (ja) | 半導体記憶装置 | |
KR100443917B1 (ko) | 다마신 게이트 및 에피택셜공정을 이용한 반도체메모리장치 및 그의 제조방법 | |
KR20230107960A (ko) | 반도체 소자 | |
KR960006693B1 (ko) | 고집적 반도체 접속장치 및 그 제조방법 | |
US20220045070A1 (en) | Semiconductor structure manufacturing method | |
US6580175B1 (en) | Semiconductor layout structure for a conductive layer and contact hole |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20031226 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040108 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040401 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050616 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050916 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050922 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051213 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060330 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060726 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060809 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060831 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060928 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091006 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101006 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111006 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121006 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121006 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131006 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
EXPY | Cancellation because of completion of term |