KR100520693B1 - 반도체 메모리 어레이 및 그 제조 방법 - Google Patents

반도체 메모리 어레이 및 그 제조 방법 Download PDF

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Abstract

본 발명은 최소 래스터로 접촉되는 다수의 도핑구역(2)을 갖는 반도체 장치의 제조를 가능하게한다. 이것을 위해, 접촉면(4)이 도핑구역(2) 위에 뿐만아니라 적어도 부분적으로 도핑영역(2)의 동일한 측면에 인접한 절연구역(3) 위에도 연장된다. 특히, DRAM-메모리셀에서 비트라인 접점 및 내부 접점이 스택트 커패시터 기술로 제조될 수 있다. 모든 접점의 제조가 자체-조정되고 동일한 공정에 의해 이루어질 수 있다.

Description

반도체 메모리 어레이 및 그 제조 방법
본 발명은 반도체 메모리 어레이 및 그 제조 방법에 관한 것이다.
자체-조정 콘택을 가진 반도체 장치는 미합중국 특허 제 4,729,969호에 공지되어 있다. 상기 특허에 개시된 반도체 장치는 콘택되는 도핑영역 상부 뿐만 아니라 도핑영역에 인접한 절연영역의 상부에도 연장되는 전극 또는 콘택면을 특징으로 한다. 콘택홀은 절연영역 위에 도핑영역으로부터 오프셋된다. 이로 인해, 콘택되는 2개의 도핑된 영역이 있을 때, 제 1 측방으로 서로 인접하며, 그 중 하나는 상술된 형태의 콘택 표면을 가지며, 나머지는 단지 도핑 영역상에 배치되는 통상적인 형태의 콘택 표면을 가지며, 상기 도핑된 영역은 각각의 콘택 사이에 최소 간격이 관측될 수 있도록 서로 가깝게 배치될 수 있다. 그리고 나서, 2개의 콘택 중 하나는 상응하는 절연영역위에, 다른 콘택으로부터 떨어진 방향에서 상응하는 도핑영역으로부터 오프셋 배치된다.
전술한 방법은 제 1 측방으로 서로 인접한 콘택되는 도핑영역이 2개이상일 때 소정 결과가 얻어지지 못한다. 즉, 인접한 다수의 도핑영역이 가급적 작은 간격을 갖지 못한다는 단점을 갖는다. 2개의 콘택 사이의 최소간격이 미달되지 않아야 하면, 전술한 방식으로 두 도핑영역의 간격만이 감소될 수 있다. 이와는 달리, 그것에 인접한 다른 도핑영역에 대한 그것의 간격이 커져야 하면, 도핑영역의 크기가 제 1 측방으로 커지지 않고 모든 콘택 사이에 동일한 최소 간격이 유지되어야 한다. 따라서, 전술한 바와같이 콘택면을 형성하면, 도핑영역 사이의 간격이 최소 허용치일 때 도핑영역 및 절연영역이 규칙적인 구조로 배치될 수 없다.
이러한 문제점은 미합중국 특허 제 4,729,969호에서 제시한 바와같이, 2개의 인접한 도핑영역의 두 콘택이 도핑영역에 대해 각각 반대방향으로 변위될 때 악화된다. 이로 인해, -콘택 사이의 동일한 최소 간격에서 - 2개의 관련 도핑영역이 보다 더 접근될 수 있기는 하지만, 이것은 이것에 인접한 다콘 도핑영역에 대한 간격을 희생해야만 가능하다.
본 발명의 목적은 콘택되는 다수의 도핑영역이 가급적 작은 간격으로 제 1 측방으로 서로 규칙적으로 배치되는 반도체 장치를 만드는 것이다.
상기 목적은 본 발명에 따라
- 기판의 표면에서 제 1 측방으로 서로 이격된 적어도 2개의 도핑영역, 및 제 1 측방으로 상기 도핑영역의 동일한 측면에 배치된 절연영역,
- 제 1 측방으로 도핑영역 중 하나의 위에 뿐만 아니라, 적어도 부분적으로 상기 도핑영역에 속한 절연영역 위로 연장되는 콘택면, 및
- 각각의 콘택면 위에 배치되어 절연층내에 자체-조정 콘택을 수용하기 위한 콘택홀을 포함하는 것을 특징으로 하는 반도체 장치에 의해 달성된다.
상기 목적은 또한 본 발명에 따라,
콘택면 중 하나가 2개의 부분으로 제조되고, 제 1 부분은 도핑영역위로 연장되는 콘택면의 부분이며, 제 2 부분은 절연영역 위로 연장되는 콘택면의 부분이고,
제 1 부분의 제조를 위해 공지된 방식으로 에지 위치 에러를 피하는 비-포토리소그래픽 공정이 선택되며,
제 2 부분의 제조는, 에지 위치 에러가 발생되지 않는 경우 제 2 부분이 적어도 최대 에지 위치 에러 길이 정도로 제 1 부분 위 및 그에 따라 도핑영역 위로 연장되도록 이루어지는 것을 특징으로 하는 반도체 장치 제조 방법에 의해 달성된다.
본 발명의 개선예는 특허청구의 범위 종속항에 제시된다.
본 발명에 의해 전술한 선행기술의 단점이 해결된다. 콘택홀이 도핑 영역의 동일한 측면에 대해서만 변위됨으로써, 콘택을 갖는 다수의 인접한 도핑영역이 제공되고, 인접한 모든 도핑영역 사이의 간격 및 인접한 모든 콘택 사이의 간격이 최소화될 수 있다. 본 발명에 의해, 매우 규칙적인 구조를 가진 반도체 장치를 구현할 수 있다. 특히, 도핑영역 사이의 간격 및 콘택홀 사이의 간격이 각각 동일한 크기일 수 있다. 도핑영역 및 콘택홀이 동일한 크기를 가지면, 도핑영역 사이의 간격과 콘택홀 사이의 간격이 일치할 수 있다.
바람직하게는 본 발명에 따라 기판의 표면에서 도핑영역 사이에 절연영역에 의해 둘러싸인 도전영역을 갖는 반도체 장치가 제조될 수 있다. 이러한 도전영역은 예컨대 트랜지스터의 게이트일 수 있다. 이 경우, 도전영역 또는 이를 둘러싸는 절연영역의 양 측면에 인접한 도핑영역은 트랜지스터의 드레인 및 소오스를 형성한다.
본 발명은 통상적으로 그 구성면에서 엄격한 규칙성을 가지며 다수의 밀접한 도핑영역이 콘택되도록 구성된 반도체 장치를 구현하는데 특히 적합하다. 이것에는 예컨대 메모리장치 및 특히 다이내믹 메모리(DRAM)가 속한다. 트랜지스터-DRAM-메모리셀은 공지된 바와같이 하나의 선택 트랜지스터 및 하나의 메모리셀 캐패시터를 포함한다. DRAM-메모리셀이 적층(stacked) 캐패시터 기술로 구현되면, 메모리셀 캐패시터는 트랜지스터의 상부에 배치된다. 본 발명에 따라 바람직하게는 비트라인과 트랜지스터의 채널 단자(드레인 또는 소오스) 중 하나 사이의 비트라인 콘택, 및 트랜지스터의 다른 채널 단자와 트랜지스터 위에 배치된 메모리셀 캐패시터 사이의 소위 "내부 콘택"은 자체-조정 콘택을 이용한 동일한 공정에 의해 제조될 수 있다. 자체-조정 콘택의 경우, 콘택면은 리소그래픽(즉 포토기술)에 의해서가 아니라 기존의 구조에 의해 정해진다.
본 발명은 특히 소위 "최소 피치"로 반도체 장치의 제조를 가능하게 한다. 최소 피치는 소위 "최소 레이아웃 룰(minimal layout rule)"은 2배이다. 최소 레이아웃 룰은 제조되는 구조물의 최소 길이, 및 적용되는 기술로 구현될 수 있는 두 구조물의 최소 간격에 상응한다. 최소 피치로 제조되는 반도체 장치에서는 도핑영역, 절연영역, 콘택홀 및 간격의 크기가 최소 레이아웃 룰에 상응한다. 그것과의 편차는 제조공차, 또는 당업자에게 공지된 기술에 따른 영향에 기인한다.
콘택면이 적용되는 기술에서 2개의 구조물 사이에 허용되는 소위 "최대 에지 위치 에러"의 2배 길이로, 각각의 도핑영역을 향해 배향된 각각의 절연영역의 측면에서 시작하여 절연영역 위로 연장되는 경우, 최소 피치로 반도체 장치를 제조하는 것이 특히 바람직하다. 에지 위치 에러는 제조되는 2개의 구조물 에지의 반대편 변위이며, 치수 에러 및 조정 에러를 구성한다. 개략적인 파우스트 룰에 따르면, 최대 에지 위치 에러가 상기 최소 레이아웃 룰의 1/3이다.
콘택면이 전술한 형상을 가지면, 반도체 장치가 최소 피치로 구현될 수 있는데, 그 이유는 제조되는 구조물 사이의 단락이 발생하지 않으면서, 콘택홀(전술한 바와같이 제 1 측방으로 최소 레이아웃 룰(a)의 크기를 갖는다)의 제조시 최대 에지 위치 에러의 크기까지 에러조정이 가능하기 때문이다. 어떤 경우에도 콘택홀의 에칭은 에칭 스톱으로 작용하는 콘택면 위에서만 이루어짐으로써, 상기 단락이 방지된다. 이 실시예에서 콘택면은 제 1 측방으로 콘택홀의 크기(=최소 레이아웃 룰)와 최대 에지 위치 에러의 2배를 가산한 크기를 갖는다. 콘택면 위의 중심에 콘택홀을 배치하면, 제 1 측방의 좌측 및 우측에, 최대 에지 위치 에러 길이의 콘택면 가장자리에 대한 간격이 생긴다.
콘택면은 2개의 부분으로 제조된다. 제 1 부분은 도핑영역 위로 연장되는 콘택면 부분이며, 제 2 부분은 절연영역 위로 연장되는 콘택면 부분이다. 에지 위치 에러가 발생하지 않으면, 제 2 부분이 제 1 부분 위에 및 그에 따라 도핑영역 위에 적어도 최대 에지 위치 에러의 길이 정도로 연장되는 방식으로 제 2 부분이 제조되면, 에지 위치 에러가 발생하는 경우에도 관련 콘택면이 주어질 수 있다.
예컨대 전술한 미합중국 특허 4,729,969호에는, 도핑영역에 대한 에지 위치 에러가 발생하지 않으면서 제 1 부분이 도핑영역 위에만 형성되게 하는 방법이 공지되어 있다(후술됨). 즉, 제 2 부분의 제조시에만 에지 위치 에러가 발생될 수 있다. 그러나, 본 발명에 따라 제 2 부분이 최대 에지 위치 에러의 길이 정도 제 1 부분에 중첩되고, 다음 콘택면으로부터 동일한 거리만큼 떨어져 있기 때문에, 최소 피치로 콘택면을 만들 때도 이들 사이의 단락이 생기지 않는다.
이러한 방식으로 최소 피치로 자체-조정 콘택을 구현하는 것은 전술한 선행기술 또는 그밖의 선행기술에 따라서는 이루어질 수 없다. 콘택면이 통상적인 바와같이 도핑영역 위의 중심에 배치되면, 에지 위치 에러가 발생하지 않는 경우 콘택면은 최대 에지 위치 에러의 길이 정도 각각의 콘택홀의 양측면상의 절연영역 위에 연장되므로, 콘택면이 재차 최소 레이아웃 룰(a)의 5/3의 크기를 가지며, 콘택홀이 문제없이 그것 위에 위치될 수 있다. 상기 구조가 최소 피치로 구현되면, 에지 위치 에러가 발생하지 않는 경우, 본 발명이 목적하는 바와 같이, 최대 에지 위치 에러 크기의 간격이 생길 것이다. 반도체 장치의 제조시, 2개의 인접한 콘택면이 그들 각각에 대해 에지 위치 에러가 다른 콘택면의 방향으로 발생하는 방식으로 오조정되면, 상기 에지 위치 에러가 가산됨으로써 두 콘택면의 중첩이 생길 수 있다.
이와는 달리, 선행기술에서 통상적인 바와같이 2개의 인접한 콘택면이 동일한 포토리소그래픽 공정에 의해 제조되면, 그것의 반대편 간격이 마찬가지로 최소 레이아웃 룰과 동일해야 한다. 이 경우에는 콘택면이 최소피치로 구현될 수 없다.
미합중국 특허 제 4,729,969호에서도 최소 피치로의 구현이 불가능하다는 것이 콘택 사이의 간격이 도핑영역 사이의 간격과 다르고 콘택 및 도핑영역의 규칙적인 배치가 전술한 바와같이 불가능하다는 전제로부터 나타난다.
이와는 달리, 본 발명에서는 두 콘택면 사이의 단락이 발생하지 않을수 있는데, 그 이유는 콘택면의 제 2 부분이 포토리소그래픽에 의해 각각의 도핑영역의 동일한 측면에 있는 절연영역 위에만 만들어지고, 그에 따라 제 2 부분만이 에지 위치 에러와 관련되고, 에지 위치 에러가 발생하지 않는 경우 제 2 부분은 다음 인접한 콘택면에 대해 최대 에지 위치 에러 크기의 간격을 갖는다. 이 경우, 2개의 인접한 콘택면의 제 2 부분은 최소 피치로 최소 레이아웃 룰 크기의 맞은편 간격을 갖는다.
본 발명을 첨부된 도면을 참고로 상세히 설명하면 하기와 같다.
제 1도에는 기판(1)이 도시되며, 상기 기판의 표면에는 제 1 측방으로 인접한 2개의 도핑영역(2)이 배열된다. 각각의 도핑영역(2)의 좌측에는 트렌치 절연체로서 기판(1)에 구성된 절연영역(3)이 각각 배열된다. 따라서, 2개의 절연영역(3) 중 하나는 2개의 도핑영역(2) 사이에 배열된다. 기판(1)상의 도핑영역(2) 위에는 이에 접속되는 전극 또는 콘택면(4)이 배열된다. 콘택면(4)은 도핑영역(2) 위에 뿐만 아니라, 부분적으로 그것의 좌측에 있는 절연영역(3) 위에도 연장된다. 도핑영역(2) 위에 있는 콘택면(4)의 부분은 이하 제 1 부분(4')이라 한다. 절연영역(3) 위에 있는 콘택면(4)의 부분은 이하 제 2 부분(4")이라 한다. 두 부분(4', 4")이 서로 별도로 만들어지면, 제 2 부분(4")이 절연영역(3) 위에 뿐만 아니라 부분적으로 도핑영역(2) 위에도 연장되어야 하므로, 그것이 제 1 부분(4')과 겹쳐진다. 하기에서 설명되는 바와같이, 이것은 반도체 장치가 최소 피치로 제조될 때 필요하다.
지금까지 설명한 구조물을 덮는 절연층(7)에서 각각의 콘택면(4) 위에는 도시되지 않은 콘택을 수용하기 위한 콘택홀(5)이 배열된다. 상기 콘택은 콘택홀 충전물의 형태로 구현될 수 있다. 콘택홀(5)은 콘택면(4)의 중앙에 배치된다. 즉, 도핑영역(2)에 대해 변위된다. 콘택홀(5)의 제조시 에지 위치 에러가 발생하지 않는 것으로 가정한다.
제 1도 내지 3도는 제조시 에지 위치 에러가 발생하지 않는 반도체 장치를 나타낸다. 이것은 실제로는 드물게 이루어지는 이상적인 경우에 해당한다. 실제로는 공정 부정확성으로 인해, 콘택홀(5)과 콘택면(4) 사이에, 그리고 콘택면(4)과 도핑영역(2) 또는 절연영역(3) 사이에 에지 위치 에러가 생긴다. 콘택면(4)의 제조를 위해, 콘택면(4)이 제 1 측방으로 도핑영역(2)의 전체 길이에 걸쳐 연장되는(제 1 부분(4')) 한편, 동일한 측면에서 상응하는 절연영역(3)의 상부에서도 연장되는(제 2 부분(4")) 것이 보장되는 방법이 사용되어야 한다.
제 1도의 반도체 장치를 제조 방법을 기술한다. 먼저, 기판(1)에 도핑영역(2) 및 절연영역(3)을 만든다. 다음, 콘택면(4)을 형성한다. 그 다음에, 절연층(7)을 제공한 다음, 콘택홀(5)을 에칭한다. 그리고나서, 하나의 부가 단계에서 콘택을 형성하기 위해, 재료, 특히 금속, 예컨대, 알루미늄으로 콘택홀(5)을 채울 수 있다.
진술한 구조물을 제조하는 방법 및 이를 제조할 수 있는 재료들은 당업자에게 공지되어 있기 때문에, 여기서는 설명하지 않는다. 본 발명을 설명하는데 중요한 구조물 및 그것의 제조만이 도시되고 설명된다.
콘택면(4)은 예컨대 폴리실리콘으로 제조될 수 있다. 적합한 제조방법은 유럽 특허출원 제 0 567 815호에 개시되어 있다. 그것에 따르면, 폴리실리콘층을 제공하고, 형성될 콘택면(4)의 영역에서 상기 폴리실리콘층을 예컨대 붕소로 도핑한 다음, 도핑되지 않는 폴리실리콘을 적합한 에칭(예컨대, KOH로 습식 에칭)에 의해 붕소-도핑된 폴리실리콘에 대해 선택적으로 제거한다. 도핑영역(2) 위에 폴리실리콘을 도핑하는 것(제 1 부분(4'))은, 도핑영역(2)이 붕소로 도핑되면 도핑영역(2)으로부터 붕소의 확산에 의해 자동으로 이루어진다. 제 2 부분(4")의 영역에서만 도핑이 이루어져야 하기 때문에, 제 1 부분(4')이 에지 위치 에러의 발생없이 만들어질 수 있다.
콘택면(4)을 제조하기 위한 다른 방법은 금속 실리사이드를 형성하는 것이다. 금속 실리사이드의 형성을 위해, 공지된 방식으로 먼저 금속층을 제공한 다음, 구조화된 폴리실리콘층을 제공한다. 다음, 템퍼링을 수행함으로써, 금속, 예컨대 티탄과 폴리실리콘을 결합시켜 하나의 실리사이드로 만든다. 먼저, 폴리실리콘층을 제공한 다음 구조화된 금속층을 제공하는 것도 가능하다. 2가지 실시예는 미합중국 특허 제 4,729,969호에 기재되어 있다. 두 가지 경우에, 형성될 콘택면(4)이 절연영역(3)의 상부로 연장되고 그 일부가 인접한 도핑영역(2)(제 2 부분) 위로 연장되어 거기에서만 폴리실리콘을 구조화하여 제공하여야 한다. 실리콘 기판에서 금속층의 제공후에 템퍼링이 이루어지면, 자기 정렬 실리사이드의 형성에 의해 도핑영역(2)(제 1 부분(4'))의 상부에 실리사이드가 생긴다. 그러나, 자기 정렬 실리사이드의 형성에 의해 형성된 실리사이드(제 1 부분(4')), 및 구조화된 폴리실리콘의 제공에 의해 형성된 실리사이드(제 2 부분(4"))는 중첩되어야 한다. 그래야만, 콘택면(4)이 형성된다.
동일한 것이 도핑된 폴리실리콘으로 이루어진 전술한 콘택면(4)에도 적용된다 : 여기서도 폴리실리콘층의 도핑 부분(제 2 부분(4"))과 도핑영역(2)의 중첩이 보장되어야 한다. 중첩영역의 폭이 적어도 최대 에지 위치 에러에 상응해야만, 두 부분(4', 4")이 중첩되지 않고 에러가 조정되지 않아도 공통의 콘택면(4)이 형성된다.
콘택홀(5)의 비등방성 에칭에 있어 에칭은 에칭스톱으로서 사용되는 콘택면(4) 위에서만 행해지고, 이들 일은 에칭되지 않는 것이 중요하다. 그렇지 않으면, 절연영역(3) 또는 기판이 에칭에 의해 손상될 것이고, 제조되는 구조물 사이의 단락을 일으킬 수 있을 것이다. 이러한 이유 때문에, 콘택면(4)이 콘택홀(5) 보다 큰 크기를 가지면, 콘택면(4)과 콘택홀(5)의 에러 조정이 중요하지 않다. 대응하는 절연영역(3) 위에 있는 콘택면(4) 부분(제 2 부분(4"))의 필요한 길이는 특히 콘택홀(5)의 소정 크기에 의존한다. 즉, 상기 길이는 콘택홀의 제조시 발생되는 에지 위치 에러가 콘택면(4)에 대해 손상을 주지 않도록 결정되어야 한다.
제 1도 및 후술될 제 2도에 도시된 구조물는 제 1 측방으로 동일한 크기를 갖는다. 이것은 예컨대 구조물이 최소 피치로 구현되는 경우이다 : 제 1 측방으로, 도핑영역(2), 절연영역(3)(또는 제 2도에서 도전영역(6)), 콘택홀, 및 상기 콘택홀(5) 사이의 절연층(7)내의 스트립의 크기는 반도체 장치를 제조하는 기술의 최소 레이아웃 룰(a)에 상응한다. 이 경우에는 콘택면(4)이 최소 에지 위치 에러의 2배 길이로 절연영역(3) 위로 연장되는 것이 바람직하다. 이 경우, 상기 콘택면(4)은 총 최소 레이아웃 룰(a)의 5/3의 폭을 갖는다 : 도핑영역(2) 위의 3/3 및 인접한 절연영역(3) 위의 2/3 a.
그 결과, 콘택홀(5)의 제조시 제 1 측방으로 좌측 및 우측에, 콘택면(4)에 대해 최대 에지 위치 에러의 크기로 허용 에지 위치 에러가 생긴다. 콘택면(4) 사이의 간격이 언제나 최대 에지 위치 에러와 적어도 동일하기 때문에, 그것의 조절이 비임계적이다. 따라서, 콘택될 많은 도핑영역(2)이 전술한 바와 같이 임의로 서로 나란히 배치되는 경우에도 최소 피치로 반도체 장치를 문제없이 구현할 수 있다.
제 2도는 제 1도와 유사한 반도체 장치를 나타낸다. 그러나, 여기서는 제 1 측방으로 인접한, 서로 이격된 많은 도핑영역(2), 대응하는 절연영역(3), 콘택면(4) 및 콘택홀(5)이 도시된다. 제 1도와는 달리, 절연영역(3)이 기판(1) 위에 배열된다. 도시된 절연영역(3) 중 2개만이 트렌치 절연의 형태로 기판(1)내로도 연장된다. 기판(1) 위에서, 절연영역(3)은 기판(1)에 대해 절연된 하나의 도전영역(6)을 포함한다. 2개의 중간 도전영역(6)은 예컨대 2개의 트랜지스터(T) 게이트일 수 있다. 중간 도핑영역(6)은 상기 트랜지스터(T)의 공통 채널단자(드레인 또는 소오스)이다. 이 경우, 기판(1)에 대한 도전영역(6)의 절연은 게이트 산화물에 상응한다. 상응하는 콘택홀(5)을 통해 두 트랜지스터(T)의 공통 채널단자, 및 2개의 외측 도핑영역(2)에 의해 형성된 트랜지스터(T)의 또다른 채널단자가 콘택될 수 있다. 상기 두 트랜지스터(T)에 인접하며 기판(1)내로도 연장된 절연영역(3)은 필드산화물 영역이다.
트랜지스터(T)의 이러한 구성은 예컨대 DRAM에서 나타나며, 그것의 메모리셀은 적층(stacked) 캐패시터 기술로 구현되며, 거기서 트랜지스터는 2개의 메모리셀마다 하나의 공통 비트라인 콘택을 갖는다. 제 2도에서, 중간 도핑영역(2)은 대응하는 콘택홀(5)의 충전에 의해 형성된 비트라인 콘택을 통해 비트라인에 접속될 수 있다. 2개의 외측 도핑영역(2)은 각각의 콘택홀(5) 및 소위 "내부 콘택"을 통해 각각 하나의 적층 캐패시터에 접속될 수 있다.
본 발명에 의해, 전술한 바와같이 전체 장치가 최소 피치로 제조될 수 있다. 즉, 도전영역(6), 도핑영역(2) 및 콘택홀(5), 그리고 콘택홀(5) 사이에 있는 절연층(7)의 세그먼트의 크기는 제 1 측방으로(제조공차를 고려해서) 사용되는 기술에만 의존하는 최소 레이아웃 룰(a)에 상응한다.
이것은 콘택면(4)이 최소 레이아웃 룰(a)의 5/3의 크기를 가짐으로써 이루어진다. 이 경우, 절연영역(3) 또는 기판(1)의 손상 및 가능한 단락이 발생하지 않으면, 콘택면(4)에 대한 콘택홀(5)의 조정이 최소 레이아웃 룰(a)의 1/3의 최대 에지 위치 에러의 부정확도로 이루어질 수 있다. 즉, 에지 위치 에러가 발생하지 않으면, 콘택홀(5)이 도핑영역(2)에 대해 제 1 측방으로 최소 레이아웃 룰(a)의 1/3 만큼 변위되어 배치된다.
제 3도는 적층 캐패시터 기술로 DRAM의 메모리셀을 전술한 바와같이 구현한 실시예를 나타낸다. 도면은 개략적으로 도시되어있으며 공통의 비트라인 콘택을 가진 2개의 메모리셀의 트랜지터(T)에 관해서만 제 2도의 설명에 따라 보다 정확히 구현된다. 상기 트랜지스터(T)를 형성하는 도핑영역(2)은 제 2 측방으로 서로 변위되어 배치된다. 이 실시예에서, 제 2 측방은 제 1 측방에 대해 수직으로 뻗는다. 보다 명확히 나타내기 위해, 제 3도에 도시된 구조물의 크기를 최소 레이아웃 룰(a)에 대해 표시하였다. 이것은 전술한 바와같이 반도체 장치의 제조를 위해 사용된 기술의 최소 피치의 절반에 상응한다.
제 3도에서는 메모리셀이 규칙적으로 배치된다. 제 3도에 두드러지게 도시된 선택 트랜지스터(T)에 인접한 2개의 선택 트랜지스터와 공통 비트라인 콘택은 예컨대 하기와 같이 배치된다 : 두드러지게 표시된 선택 트랜지스터(T)를 최소 피치만큼, 즉 2a만큼, 먼저 하부로 이동시킨후 동일한 거리만큼 왼쪽으로 이동시킨다. 이렇게 함으로써, 서로 변위된 메모리셀을 가진 메모리 매트릭스가 얻어진다.
평면도에서는 4개의 평행하게 배치된 종방향 절연영역(3)이 도시되어 있다. 상기 영역에 의해 둘러싸인 도전영역(6) 중 하나는 제 3도에서 우측의 절연영역(3) 상부에 파선으로 도시된다. 이 실시예에서 도전영역(6)은 DRAM의 워드라인이며, 동시에 메모리셀 트랜지스터(T)의 게이트이다.
메모리셀 트랜지스터(T)는 소위 "1/4 피치 레이아웃(quarter pitch layout)"으로 배치된다. 즉, 메모리셀 트랜지스터를 형성하는 도핑영역(2)은 제 2 측방으로 서로 변위된다. 제 3도의 실시예에서, 이러한 변위(이것은 2/3 a임)는 바람직하게는 트랜지스터(T)의 최적화된 배치가 이루어지도록 선택된다. 이 경우에는, 제조되는 구조물 사이의 후술되는 에러 허용 거리가 구현될 수 있다. 특히, 상기 1/4 피치 레이아웃에 의해 비트라인 진행 방향으로 콘택홀(5)의 조정이 비임계적이다. 이것에 대해 수직으로 콘택홀(5)의 문제없는 조정은 본 발명에 따라 콘택면(4)을 도핑영역(2)에 대해 비대칭으로 또는 편심으로 형성함으로써 이루어진다.
각각 2개의 비트라인 사이에는 하나의 직사각형 도핑영역(2)이 배치된다. 이에 비해, 콘택면(4)은 정방형이며, 상기 도핑영역(2) 위에 뿐만 아니라 우측에 인접한 절연영역(3) 위의 일부에도 연장된다.
절연영역(3) 또는 도전영역(6)의 폭 및 그것의 간격은 최소 레이아웃 룰(a)과 동일하다. 도핑영역(2)의 크기는 워드라인의 진행방향으로 최소 레이아웃 룰(a)의 5/3이다. 콘택면(4)은 최소 레이아웃 룰(a)의 5/3의 에지길이를 가진 정방형이다. 콘택면은 도핑영역(2) 위에 최소 레이아웃 룰(a)의 3/3만큼, 그리고 절연영역(3) 위에 최소 레이아웃 룰(a)의 2/3만큼 연장된다. 그것의 맞은편 간격은 워드라인(또는 절연영역(S) 및 도전영역(6))의 진행방향으로 최소 레이아웃 룰(a)이며, 이것에 대해 수직으로 최소 레이아웃 룰(a)의 1/4의 최대 에지 위치 에러이다.
콘택홀(5)은 마찬가지로 정방형이며 그것의 에지 길이가 최소 레이아웃 룰(a)과 동일하다. 콘택면(4)상에 콘택홀(5)을 정확하게 조정하면, 모든방향으로 최대 에지 위치 에러의 크기로 안전간격이 생기고 콘택면(4)이 서로 적어도 동일한 크기의 간격을 갖기 때문에, 최대 에지 위치가 발생할 때도 최소 피치로 에러없는 반도체 장치가 제조될 수 있다.
먼저 금속층이 제공되는 방식으로 콘택면(4)이 예컨대 금속 실리사이드로 제조되면, 폴리실리콘은 절연영역(3) 및 도핑영역(2)의 가장자리(콘택면(4)의 제 2 부분(4"))에만 제공되면 충분한데, 그 이유는 템퍼링시 도핑영역(제 1 부분(4')) 위에 자기 정렬 실리사이드 형성에 의해 자동으로 실리사이드가 형성되기 때문이다. 다만, "자기 정렬 실리사이드"와 절연영역(3) 위에 형성된 실리사이드가 중첩되어야 한다. 이것을 위해, 폴리실리콘이 각각의 절연영역(3)으로부터 측정할 때, 적어도 최대 에지 위치 에러 정도 도핑영역(2) 위에 제공되어야 한다. 상응하는 것이 붕소 도핑된 폴리실리콘으로된 콘택면(4)의 제조에도 적용된다.
제 4도는 최소의 피치로 제조됨으로써 에지 위치 에러가 발생되지 않는 제 2 및 3도의 실시예의 세부 횡단면도이다. 도핑영역(2) 및 대응하는 절연영역(3) 중 하나만이 도시된다. 두 영역은 (제 4도에 도시되지 않은 콘택홀(5)과 마찬가지로) 최소 피치로 제 1 측방으로 최소 레이아웃 룰(a)의 크기를 갖는다. 콘택면(4)은 제 1 부분(4') 및 제 2 부분(4")을 가지며, 제 1 부분(4')은 도핑영역(2) 위에만 대략 최소 레이아웃 룰(a)의 길이로 연장된다. 제 2 부분(4")은 마찬가지로 크기(a)를 가지며 절연영역(3) 위에 2/3 a의 길이로 그리고 도핑영역(2) 위에 1/3 a의 길이로 연장되므로, 여기서는 제 1 부분(4')과 제 2부분(4") 사이에 1/3 a만큼의 중첩이 생긴다.
제조공차에 의해 전술한 크기 및 간격의 편차가 예상된다는 것에 주의해야 한다. 특히, 절연영역(3) 중 소수는 부분적으로 도핑영역(2) 위에도 연장될 수 있다. 이것은 도핑원자를 도핑영역(2)내로 측면 확산시킴으로써 이루어질 수 있거나, 또는 도전영역(6)이 제공되면, 절연영역(3)의 구성부인 도전영역(6)의 측면 절연체("스페이서")에 의해 이루어질 수 있다.
본 발명이 분리된 비트라인 콘택을 가진 메모리셀의 제조에 적합하다는 것은 자명하다.
기술적인 에지 조건에 의해, 제 3도와는 달리 구조물이 최소 피치로 설계되지 않아야할 때도 있다. 예컨대 DRAM에서는 차단강도 및 그에 따라 데이터 유지 시간을 증가시키기 위해 약간 더 긴 트랜지스터가 일반적이다. 그러나, 본 발명에 따른 장치가 최소 피치로의 설계를 가능하게 하기 때문에, 전술한 기술적 에지 조건과 더불어 설계에 있어서의 다른 제한이 없다. 그에 따라, 기술적 개선이 층분히 이루어질 수 있다. 예컨대, 트랜지스터의 길이가 최소 레이아웃 룰(a)의 크기일 때도 트랜지스터의 차단강도가 보장될 수 있으면, 메모리셀이 결과되는 표면량 만큼 축소될 수 있다. 다른 한편으로는 최소 피치로 설계되지 않은 반도체 장치에서도 본 발명에 따라 제조되면 예컨대 구조물 사이의 안전 간격이 보다 커지기 때문에, 공정의 안정성이 증가된다.
제 1도 및 2도는 본 발명에 따른 실시예의 횡단면도.
제 3도는 본 발명에 따른 실시예의 평면도.
제 4도는 제 2도 및 3도의 실시예를 최소 피치로 구현할 때 그것의 세부도.
*도면의 주요부분에 대한 부호의 설명*
1 : 기판 2 : 도핑영역
3 : 절연영역 4 : 콘택면
4' : 제 1 부분 4" : 제 2부분
5 : 콘택홀 6 : 도전영역
7 : 절연층

Claims (11)

  1. 다수의 메모리 셀들을 갖는 반도체 메포리 어레이로서,
    상기 반도체 메모리 어레이는 제조 허용오차와 최대 에지 위치 에러를 갖는 최소 설계 규칙(a)을 이용한 기술에 의해 제조되며,
    각각의 메모리 셀은 모든 면이 절연된 게이트(6)와 두 개의 도핑된 영역(2)을 갖는 MOS 트랜지스터와 상기 MOS 트랜지스터 위에 배치된 커패시터를 포함하며,
    두 개의 인접하는 MOS 트랜지스터들이 공통된 도핑 영역을 갖도록, 또한 각각의 도핑된 영역이 동일 면 상에서 제1 측방으로 절연 영역(3) 또는 모든 면이 절연된 트랜지스터 게이트(6) 중 하나에 의해 형성된 관련 절연구조와 인접하도록, 상기 제1 측방에 따라 배치되고,
    상기 도핑 영역(2)과 상기 절연 구조는 상기 제1 측방에서 실질적으로 동일한 크기를 가지며,
    실질적으로 동일한 크기의 두개의 부분들(4', 4")로 이루어 지고, 그 중 제1 부분(4')은 인접한 절연 구조들 사이의 도핑 영역 상에 배치되고 그 중 제2 부분(4")은 상기 도핑 영역과 상기 관련 절연 구조(3) 상에 배치되도록, 상기 도핑 영역 상에 콘택면(4)이 배치되고, 상기 제1 부분과 상기 제2 부분이 상기 제1 방향에서 상기 제조 허용오차 범위 내에서 상기 최대 에지위치 에러의 길이 만큼 중첩되고,
    절연층(7)이 상기 콘택면 위에 배치되고,
    각 도핑 영역이 각각 상기 절연층(7)에 배치된 콘택홀(5)을 경유하여 비트 라인 또는 상기 커패시터에 접속되고, 상기 콘택홀은 상기 제1 방향에서 상기 도핑 영역에 대응되는 크기를 갖고 상기 제조 허용 오차의 범위 내에서 에칭스탑으로 기능하는 상기 콘택면(4) 상에 중심이 놓이도록 배치되는 반도체 메모리 어레이.
  2. 제 1항에 있어서, 상기 도핑 영역(2), 상기 절연 영역(3), 상기 콘택면 부분(4', 4") 및 콘택홀(5)의 크기가 상기 반도체 메모리 어레이가 제조되는 기술에서 사용된 상기 최소 설계 규칙(a)에 실질적으로 대응되는 것을 특징으로 하는 반도체 메모리 어레이.
  3. 제 1 항 또는 제 2항에 있어서,
    상기 콘택면들은 상기 제1 측방에서 a/3의 간격을 갖고 상기 콘택(5)은 사용된 기술의 최소 설계규칙을 나타내는 a의 간격을 가지며,
    상기 제1 측방에 수직인 제 2측방에서 상기 콘택면(4)은 a의 간격을 갖고 상기 콘택(5)은 (5/3)a의 간격을 갖는 것을 특징으로 하는 반도체 메모리 어레이.
  4. 제 1항 또는 제 2항에 있어서, 상기 도핑 영역들중 하나(2)는 상기 제 1측방으로 그것에 인접한 도핑 영역(2)에 대하여 상기 제 2측방으로 오프셋되어 배치되는 것을 특징으로 하는 반도체 메모리 어레이.
  5. 제 4항에 있어서, 상기 오프셋은 상기 최대 에지 위치 에러의 실질적으로 2배인 것을 특징으로 하는 반도체 메모리 어레이.
  6. 제 1항 또는 제 2항에 있어서, 상기 콘택면들(4)은 금속 실리사이드을 함유하는 것을 특징으로 하는 반도체 메모리 어레이.
  7. 제 1항 또는 제 2항에 있어서, 상기 콘택면들은 폴리실리콘을 함유하는 것을 특징으로 하는 반도체 메모리 어레이.
  8. 다수의 MOS 트랜지스터를 갖는 반도체 메모리 어레이를 제조하기 위한 방법으로서,
    상기 반도체 메모리 어레이는 제조 허용오차와 최대 에지 위치 에러를 갖는 최소 설계 규칙(a)을 이용한 기술에 의해 제조되며,
    절연 영역들(3)이 기판(1)에 형성되는 단계;
    제 1방향에서 서로에 근접한 두 개의 MOS 트랜지스터를 기판(1)에 형성하는 단계로서, 제1 트랜지스터의 제1 도핑 영역과 제 2 트랜지스터의 제 2도핑 영역이 일치하고, 각각의 도핑 영역이 상기 제1 방향에서 동일한 면 상에서 절연 영역(3)에 의해 또는 모든 면이 절연된 트랜지스터 게이트 (6)에 의해 형성된 관련 절연 구조와 인접하도록 형성되며, 상기 도핑 영역(2)과 상기 절연 구조는 상기 제1 방향에서 서로 실질적으로 동일한 크기를 갖도록 형성되는 단계;
    콘택면(4)이 각각의 상기 도핑 영역 상에, 상기 콘택면이 실질적으로 동일한 크기의 두개의 부분들(4',4")로 이루어 지고, 그 중 제1 부분(4')은 인접한 절연 구조들 사이의 전체 도핑 영역 상에 배치되고 그중 제2 부분(4")은 상기 도핑 영역과 상기 관련 절연 구조(3) 상에 배치되도록 콘택면(4)이 형성되고, 상기 제1 부분과 상기 제2 부분이 상기 제조 허용오차 범위 내의 상기 제1 방향에서 상기 최대 에지 위치 에러의 길이만큼 중첩되도록 형성되는 단계;
    절연층(7)이 상기 콘택면 위에 배치되는 단계; 및
    제1 방향에서 상기 도핑 영역에 대응되는 크기를 갖고 상기 제조 허용 오차의 범위 내에서 상기 콘택면(4) 상에 중심이 놓이도록 배치된 콘택홀(5)이, 상기 절연층(7)에서 각각의 상기 도핑 영역까지 에칭되며, 상기 콘택면이 에칭 스탑으로서 기능하는 단계를 포함하는 반도체 메모리 어레이 제조 방법.
  9. 제 8항에 있어서,
    상기 도핑 영역(2), 상기 절연 구조(3), 상기 콘택면 부분들(4', 4"), 및 상기 콘택홀(5)이 상기 제1 방향에서 포토리토그래피 기술로 제조가능한 최소 길이를 갖도록 형성되는 것을 특징으로 하는 반도체 메모리 어레이 제조 방법.
  10. 제 8항 또는 제 9항에 있어서,
    상기 도핑 영역들(2)을 형성하기 위하여 대응하는 위치에서 상기 기판(1)이 붕소로 도핑되는 단계;
    폴리실리콘층이 상기 콘택면(4)을 형성하기 위해 부가되는 단계;
    상기 폴리실리콘층이 상기 콘택면(4)의 상기 제 2 부분(4")의 영역에서 붕소로 도핑되는 단계;
    비도핑된 폴리실리콘층이 붕소 도핑 폴리실리콘에 대해 선택적으로 에칭에 의해 제거되는 단계; 및
    상기 붕소 도핑 폴리실리콘이 상기 절연층(7)에서 상기 콘택홀(5)의 제조를 위한 에칭 스탑으로서 이용되는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  11. 제 8 항 또는 제 9 항에 있어서,
    콘택면(4)를 형성하기 위하여 금속층이 부가되는 단계;
    폴리실리콘 층이 부가되고, 다음 상기 콘택면의 상기 제2 영역(4")의 외부 영역에서 제거되는 단계; 및
    금속 실리사이드를 형성하기 위해 열처리를 행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
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