KR950011783B1 - 박막 전계효과 소자 및 그의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명의 실시예에 의한 박막트랜지스터의 단면 구조도.
제2도는 제1도에 표시하는 박막트랜지스터의 제조공정의 제1공정을 표시하는 단면구조도.
제3도는 제1도에 표시하는 박막트랜지스터의 제조공정의 제2공정을 표시하는 단면구조도.
제4도는 제1도에 표시하는 박막트랜지스터의 제조공정의 제3공정을 표시하는 단면구조도.
제5도는 제1도에 표시하는 박막트랜지스터의 제조공정의 제4공정을 표시하는 단면구조도.
제6도는 제1도에 표시하는 박막트랜지스터의 제조공정의 제5공정을 표시하는 단면구조도.
제7도는 종래의 제1의 예에 의한 박막트랜지스터의 단면구조도.
제8도는 제7도에 표시하는 박막트랜지스터의 제조공정의 제1공정을 표시하는 단면구조도.
제9도는 제7도에 표시하는 박막트랜지스터의 제조공정의 제2공정을 표시하는 단면구조도.
제10도는 제7도에 표시하는 박막트랜지스터의 제조공정의 제3공정을 표시하는 단면구조도.
제11도는 제7도에 표시하는 박막트랜지스터의 제조공정의 제4공정을 표시하는 단면구조도.
제12도는 제7도에 표시하는 박막트랜지스터의 제조공정의 제5공정을 표시하는 단면구조도.
제13도는 제10도에 표시하는 제조공정에 있어 마스크의 위치 맞춤버서남이 발생한 경우의 상태를 표시하는 제조공정 단면도.
제14도는 종래의 제2도에 예에 의한 박막트랜지스터의 단면구조도.
제15도는 제14도에 표시하는 박막트랜지스터의 주요한 제조공정을 표시하는 단면구조도.
제16도는 박막트랜지스터의 등가회로도이고, (a)는 제7도에 표시하는 박막트랜지스터의 등가회로도이고, (b)는 제14도에 표시하는 박막트랜지스터의 등가회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 절연성기판(또는 절연층) 5 : 게이트전극
6 : 상부절연층 7 : 게이트절연막
8 : 반도체층 9 : 측벽절연층
11 : 소스 드레인영역(11a는 고농도 불순물 영역, 11b는 저농도 불순물 영역)
12 : 채널영역
14 : 소스 드레인영역(14a는 고농도 불순물 영역, 14b는 저농 불순물 영역)
본 발명은 채널층에 박마다결정 실리콘층을 사용한 박막전계효과트랜지스터의 전계완화에 관한 구조 및 그의 제조방법에 관한 것이다. 절연성 기판상에 반도체 박막을 형성하고, 이 박막내에 채널 영역을 설정하여 절연게이트 전계효과 트랜지스터를 구성한 것에 소위 박막트랜지스터(TFT)가 있다. 제7도는 종래의 박막트랜지스터의 단면구조도이다. 종래의 박막트랜지스터는, 절연성기판 또는 절연층 1의 표면상에 다결정 실리콘층으로 되는 게이트 전극 5가 형성되어 있다. 더욱, 절연성기관 1 및 게이트전극 5의 표면상에는 산화막등으로 되는 게이트절연층 7이 형성되어 있다. 다ㅓ욱, 게이트 절연층 7의 표면상에는 다결정실리콘 또는 단결정 실리콘으로 되는 반도체층 8이 형성되어 있다. 반도체층 8에는 1쌍의 소스. 드레인영역 14, 14가 형성되어 있고, 더욱 소스드레인영역 14,14상이에 채널영역 12가 형성되어 있다. 반도체층 8의 표면은 층간절연층 15에 덮혀 있다. 그리고, 층간절연층 15중에 형성된 콘택트홀을 통하여 배선층 16이 각각의 소스·드레인영역 14, 14에 접속되어 있다. 이와같은 채널영역 12의 밑에 게이트전극 5가 형성된 형식의 것을 보턴캐이트형 박막트랜지스터라 한다.
제16a도는 이 보턴게이트 박막트랜지스터의 등가회로도이다. 다음은, 제7도에 표시되는 박막트랜지스터의 제조공정에 대해 설명한다. 제8도 내지 제13도는 박막트랜지스터의 제조공정(제1공정 내지 제6공정)을 손으로 표시하는 단면구조이다. 우선, 제8도에 표시하는 것과 같이, 절연층기판 1의 표면상에 CVD(Chemical Vapor Deposition)법을 사용하여 다결정 실리콘층 2를 형성한다.
다결정 실리콘층 2의 표면상에 포토리토그래프(photolithography)법 및 에칭(etching)법을 사용하여 레지스트패턴(resitst pattern)4를 형성한다. 그리고, 레지스트패턴 4를 마스크로서 다결정 실리콘층 2를 에칭하고, 게이트전극 25를 형성한다. 다음은 제9도에 표시하는 것과같이, 웨이프(wafer)전면에 게이트 절연막 7 및 다결정 실리콘 또는 단결정 실리콘으로 되는 반도체층 8을 형성한다. 더욱, 반도체층 8의 표면상에 포토리층 그래피법을 사용하여 활성영역의 형상을 규정하는 레지스트패턴 24를 형성한다. 그리고, 이 레지스터 패턴 24를 마스크로서 반도체층 8을 패터닝 한다. 그리고 레지스트패턴 24를 제거한 후 반도체층 8에 제1도전형의 불순물을 도즈(dose)량 0∼5x1013/cm2로 이온주입한다. 더욱, 제10도에 표시하는 것과같이, 반도체층 8의 채널영역으로 되어야 할 표면상에 포토리토그래피법을 사용하여 레지스터 패턴 25를 형성한다. 그리고, 레지스트패턴 25를 마스크로서 반도체층 8층에 제2도전형의 불순물 이온 33을 도즈량 5x1014∼1x1016/cm2로 이온주입한다. 이것에 의해 반도체층 8중에 1쌍의 소스.드레인영역 14,14가 형성된다. 더욱, 제11도에 표시한 것과 같이, 전면에 층간절연막 15를 형성한다. 그리고, 층간절연층 15의 표면상에 콘택트홀을 형성하기 위해 레지스터패턴 26을 형성한다. 그리고 레지스트패턴 26을 마스크로서 층간절연막 15를 에칭하여, 소스.드레인영역 14,14에 달하는 콘텍트홀을 형성한다. 더욱 제12도에 표시하는 것과 같이, 레지스트패턴 26을 제거한 후, 콘택트홀의 내부 및 층간절연막 15의 표면상에 배선층 16을 형성하고, 소정의 배선 패턴으로 패터닝한다. 이상의 공정에 의해, 제12도(제7도에 대응)에 표시하는 박막트랜지스터가 완성한다. 그러나 상기와 같은 방법으로 제조되는 보턴게이트형 박막트랜지스터는 제10도에 표시한 것과 같이 소스, 드레인영역은 레지스트 25를 마스크로 한 이온주입에 의해 형성되어 있다. 따라서, 레지스트패턴 형성용으로 마스크의 위치합침 오차에 의해 게이트전극 5와 소스, 드레인영역형성용의 레지스트 패턴이 위치버서남을 이르키는 문제가 있었다. 제13도는 마스크의 위치합침오차가 발생한 경우의 레지스트 패턴 25와 소스, 드레인영역 14,14의 위치관계를 표시하는 단면구조도이다. 도면에 표시된 것과 같은 위치버서남이 발생하면, 한쪽의 소스.드레인영역 14가 게이트전극 5에서 떨어진 소위 오프세트구조가 형성된다. 이와같은 오프세트 구조의 박막트랜지스터가 형성되면, 트랜지스터 특성이 설정치보다도 열화된다고 하는 문제가 발생하였다. 특히, 장치의 미세화가 진전하여 채널길이 1μm이하로 되는데 수반하여, 이 마스크 벗어남의 문제가 현저하게 되었다. 이 마스크의 위치합침의 버서남을 회피하기 위해, 셀프어라인 기술로 개이트전극과 소스.드레인영역의 위치합침을 하는 방법을 사용하여 형성되는 박막트랜지스터가 고안되었다. 제14도는 셀프어라인 기술에 의해 형성되는 소스.드레인영역을 가지는 보턴케이트형 박막트랜지스터의 단면구조도이다. 도면에 표시된 박막트랜지스터는 가령 Symposium on VLSI Technology p8, 1984에 표시되어 있다. 또, 제16(b)도는 제14도에 표시하는 박막트랜지스터의 등가회로도이다. 제14도 및 제16b도에 표시하는 것과 같이, 이 박막트랜지스터는 절연성기판 1의 표면상에 위치하는 반도체층 8중에 형성된 1쌍의 소스.드레인영역 14,14와, 더욱 게이트전극 5의 상부에 위치하는 반도체층 8에 형성된 소스.드레인영역 14를 구비하고있다. 채널 영역 12,12는 게이트전극 2의 측벽상에 위치하는 반도체층 8에 형성되어 있다. 이와같이, 이 박막트랜지스터는 게이트측벽에 형성된 2개의 트랜지스터를 직렬로 접속한 형으로 되어 있다. 다음은, 제14도에 표시하는 박막트랜지스터의 제조방법에 대해 설명한다. 더욱, 종래의 제1의 예에 있어 제8도 및 제9도에 표시하는 제조공정은 제14도에 표시하는 박막트랜지스터의 제조공정에도 동일하게 사용할 수가 있다. 따라서, 여기서는 제8도 및 제9도에 표시하는 공정의 설명은 생략한다. 더욱, 제9도에 표시하는 공정에 계속하여, 제15도에 표시하는 것과같이, 불순물 이온 34를 반도체층 8에 대해 수직 방향으로 이온주입한다. 이 이온주입에 의해, 반도체층 8에는 절연성기관 1의 표면상에 늘어나는 영역과 게이트전극 2의 상부에 있는 영역에 불순물이 주입되어 소스.드레인영역 14,14,14가 형성되는 동시에, 게이트전극 2의 측벽상의 영역에는 불순물이 주입되지 않고, 채널영역 12,12가 형성된다. 이후, 종래의 제1예와 동일하게 층간절연막 15 및 배선층 16이 형성된다. 그러나, 제14도에 표시하는 종래의 보턴게이트형 박막트랜지스터는 소스.드레인영역 14과 게이트전극 2과의 겹치는 영역이 반도체층 8내에 고전계를 이르켜, 리크전류 A의 레벨을 증가되게 하는 문제가 생겼다. 또 채널영역 12,12가 게이트전극 2의 측벽에 따라 형성되기 때문에, 채널길이가 짧게되어, 소스.드레인영역 14,14간의 내압이 저하하는 등의 문제가 발생하였다. 따라서, 이 발명은 상기와 같은 문제점을 해하기 위해 이루어진 것이고, 소스.드레인영역이 셀프어라인 기술로 구성되는 보턴게이트형 박막트랜지스터에 있어, 드레인 근방에서 발생하는 고전계를 완화하는 구조를 구비한 박막트랜지스터 및 그의 제조방법을 얻는 것을 목적으로 한다.
청구항 1에 관한 박막전계효과소자는 절연성을 가지는 기층의 표면상에 형성된 게이트전극과, 게이트전극의 표면상 및 기층의 표면상에 형성된 절연층과, 절연층의 표면상에 형성된 반도체층을 가지고 있다. 게이트전극의 측면상에 위치하는 반도체층 중에는 채널영역이 형성되어 있다. 더욱, 반도체층중에는 채널영역에 인접하여 형성된 저농도 불순물 영역과, 이 저농도불순물 영역에 인접하여 형성된 고농도 불순물 영역이 형성되어 있다. 청구항 2에 관한 박막전계효과소자의 제조방법은, 이하의 공정을 구비하고 있다. 우선, 절연성기층의 표면상에 도전층 및 제1절연층을 형성하고, 패터닝 하는 것에 의해 게이트전극층 및 게이트전극층의 상부표면에 제1절연층을 형성한다. 더욱, 게이트전극층의 표면상 및 제1절연층의 표면상에 제2절연층을 형성한다. 더욱, 제2절연층의 표면상에 반도체층을 형성한다. 더욱, 반도체층측면에 측벽절연층을 형성한다. 그리고, 측벽절연층을 마스크로서 반도체층중에 불순물이온을 기층의 표면에 대해 경사방향으로 이온주입하는 것에 의해, 측벽절연층의 하부에 위치하는 반도체층중에 늘어나는 저종도 불순물 영역을 형성한다. 더욱, 측벽절연층 마스크로서 불순물 이온을 기층의 표면에 대략 수직으로 이온주입하는 것에 의해, 반도체층 중에 저농도 불순물 영역에 인접하는 고농도 불순물 영역에 형성한다. 청구항 1에 관한 박막전계효과 소자는, 채널영역의 양단에 저농도 불순물 영역을 형성하는 것에 의해, 소위 LDD(Lightly Doped Drain)구조의 소스.드레인영역을 구성하였으므로, 특히 드레인영역 근방에서의 전계집중을 완화하고, 리크전류의 발생을 저감하고 있다. 또, 청구항 2에 관한 박막전계효과소자의 제조방법은, 게이트 전극의 측벽상의 반도체층측면에 측벽절연층을 형성하고, 이측벽절연층을 마스크로서 경사이온주입법 및 수직이온주입법을 사용하여 저농도영역과 고농도영역으로되는 LDD구조의 소스.드레인영역이 자기정합적수법(셀프어레인수법)에 의해 형성된다.
[실시예]
이하, 이 발명의 1실시예를 도면을 사용하여 설명한다.
제1도는 이 발명에 의한 보턴게이트구조의 박막트랜지스터의 단면구조도이다. 제1도에 표시하는 것과 같이, 절연성기판 또는 층간절연막(이하 절연성 기판 1이라 한다.)의 표면상에는 다결정실리콘으로 되는 게이트전극 5가 형성되어 있다. 게이트전극 5의 상면에는 같은 쪽을 가지는 상부 절연층 6이 형성되어 있다. 실리콘 산화막등으로 7은 게이트전극 5의 측벽 및 상부절연층 6의 표면 및 절연성기판 1의 표면상에 형성되어 있다. 더욱, 게이트절연막 7의 표면상에는 다결정 실리콘 또는 단결정 실리콘으로 되는 반도체층 8이 형성되어 있다. 반도체층 8중에는 3개의 소스.드레인영역 11,14,14가 형성되어 있다. 각각의 소스.드레인영역은, 저농도의 불순물영역 11b, 14b와 고농도의 불순물영역 11a, 14a로 되는 소위 LDD구조로 구성되어 있다. 1개의 소스, 드레인영역 11은 게이트전극 5의 상부에 위치하는 반도체층 8의 영역에 형성되어, 2개의 소스.드레인영역 14,14는 절연성기판 1의 표면상에 위치하는 반도체층 8의 영역에 형성되어 있다. 그리고, 소스.드레인영역 11과 타의소스.드레인영역 14사이에 있는 반도체층 8의 영역에 채널영역 12, 12가 형성되어 있다. 반도체층 8의 단치 측벽에는 측벽절연층 9,9가 형성되어 있다. 또, 반도체층 8등의 상명은 두꺼운 층간절연층 15에 덮혀있다. 그리고, 배선층 16이 층간절연층 15중에 형성된 콘택트홀을 통하여 소스.드레인영역 14,14에 접속되어 있다. 이 박막트랜지스터는, 게이트전극 5의 상면에 상부절연막 6을 형성한 것에 의해, 게이트 전극 5에 특히 상면각부와 소스.드레인영역 11사이에 개재하는 절연층의 두께가 증대하고 있다. 이것에 의해, 게이트전극 5의 각부에 생기는 전계집중이 완화되어, 게이트절연 내압이 증대한다. 또, 소스, 드레인영역 11,14를 LDD구조로 구성했으므로 특히 드레인 근방에 생기는 전계집중을 완화하여, 리크전류의 발생을 저감한다.
닫음은, 제조프로세스에 대해 설명한다. 제2도 내지 제6도는 제1도에 표시하는 박막트랜지스터의 제조공정(제1공정 내지 제5공정)을 순으로 표시하는 제조공정 단면도이다. 우선, 제2도에 표시하는 것과같이, 절연성기판 1의 표면상에 CVD법을 사용하여 다결정 실리콘층을 막두께 500nm 형성하고, 더욱 그 표면상에 절연막 3을 막두께200nm 형성한다. 그리고 포토리토그래프법을 사용하여 절연층 3의 표면상에 레지스트패턴 4를 형성한다. 그리고 이 레지스트패턴 4를 마스크로서 절연층 3 및 다결정 실리콘층 2를 패터닝 한다. 이것에 의해 전극 5 및 상부절연막 6이 형성된다. 다음은, 제3도에 표시한 것과같이, 예를들면 실리콘 산화막등으로 되는 게이트 절연막 7을 전면에 형성한다. 더욱, 게이트절연막 7의 표면상에 예를들면 CVD법을 사용하여 다결정 실리콘층 8을 막두께 100nm 이하로 형성한다. 그리고 경사회전 이온주입법을 사용하여 예를들면 보턴이온 31을 도즈량 1x1012/cm2정도 다결정 실리콘층 8을 주입한다. 이것에 의해 채널영역의 한계치가 소정의 값에 설정된다. 더욱, 제4도에 표시하는 것과같이, 전면에 예를들면 CVD법을 사용하여 실리콘 산화막을 막두께 200nm정도 퇴적한다. 그리고 이 실리콘 산화막을 이방성 에칭하는 것에 의해 다결정 실리콘층 8의 단차측면에 측벽절연층 9,9를 형성한다. 그리고 다시 경사회전 이온주입법을 사용하여 인이온 32를 도즈량 1x1013/cm2로 다결정 실리콘층 8중에 이온주입한다. 이 이온주입공정에 의해 다결정 실리콘층 8중에 저농도의 불순물영역 11b, 14b가 형성된다. 절연성 기판 1표면상의 다결정 실리콘층 8중에 형성된 저농도 불순물 영역 14b는 인이온 32가 다결정 실리콘층 8 표면에 대해 경사방향으로 주입되어서, 측벽 절연층 9의 하부에 침입하여 형성되어 있다.
더욱, 제5도에 표시하는 것과같이, 이번은 비소이온 또는 인이온 33을 다결정 실리콘층 8의 표면에 대해 대략수식으로 도즈량 1x1015/cm2(비소의 경우)로 이온주입하고, 고농도불순물 영역 11a, 14a를 형성한다. 이상의 공정에 의해 저농도의 불순물 영역 11b, 14b의 고농도의 불순물영역 11a,14a로 되는 LDD구조의 소스.드레인영역 11, 14가 형성된다. 그후, 제6도에 표시하는 것과같이, 전면에 층간절연막 15를 형성하고, 소정위치에 콘택트홀을 연다. 그리고 콘택트홀의 내부 및 층간절연층 15의 표면상에 도전층을 형성하고, 소정형으로 패터닝 한다. 이것에 의해, 배선층 16,16이 형성된다. 그리고 이상의 공정에 의해 박막트랜지스터가 완성한다. 더욱, 상기 실시예에 있어서는 n채널 MOS형 박막트랜지스터에 대해 설명했으나, P채널 MOS형의 박막트랜지스터에 대해서도 동일하게 이 발명의 구조를 적용할 수가 있다. 이상과 같이, 청구항 1에 관한 발명에 의하면, 소스.드레인 영역을 LDD구조로 구성한 것에 의해 특히 드레인근방의 전계집중을 완화하여, 리크전류발생을 억제할 수 있다. 또, 청구항 2에 관한 발명에 있어서는, 반도체층의 단차 측면에 측벽절연층을 형성하고, 이것을 마스크로서 경사회전 이온주입과 수진이온주입을 사용하여 자기정합적으로 LDD구조의 소스.드레인영역을 형성하도록 구성하였으므로, 마스크프로세스를 생략하는 것에 의해 간단한 제조공정으로 LDD구조의 박막트랜지스터를 제조할 수가 있다.
Claims (2)
- 절연성을 가지는 기층의 표면상에 형성되는 게이트전극과, 상기 게이트전극의 표면상 및 상기 기층의 표면상에 형성된 절연층과, 상기 절연층의 표면상에 형성된 반도체층과, 상기 게이트전극의 측면상에 위치하는 상기 반도체층중에 형성된 채널영역과, 상기 채널영역에 인접하여 상기 반도체층중에 형성된 저농도불순물 영역과, 상기 저농도 불순물영역에 인접하여 상기 반도체층중에 형성된 고농도 불순물 영역을 구비한 박막 전계효과소자.
- 절연성기층의 표면상에 도전층 및 제1절연층을 형성하고, 패터닝하는 것에 의해 게이트전극층 및 상기 게이트전극층의 상부표면에 제1절연층을 형성하는 공정과, 상기 게이트 전극층의 표면상 및 상기 제1절연층의 표면상에 제2절연층을 형성하는 공정과, 상기 제2절연층의 표면상에 반도체층을 형성하는 공정과, 상기 반도체층의 단자층에 측벽절연층을 형성하는 공정과, 상기 측벽절연층을 마스크로서 상기 반도체층중에 불순물 이온을 상기 기층의 표면에 대해 경사방향으로 이온주입하는 것에 의해 상기 측벽절연층의 하부에 위치하는 상기 반도체층중에 늘어나는 저농도불순물영역을 형성하는 공정과, 상기 측벽절연층을 마스크로서 불순물이온을 상기 기층의 표면에 대략수직으로 이온주입하는 것에 의해, 상기 반도체층중에 상기 저농도 불순물영역에 인접하는 고농도 불순물영역을 형성하는 공정을 구비한 박막전계 효과 소자의 제조방법.
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